[发明专利]包括多重误差检验与校正电路的非易失性存储器

说明书

本发明涉及使用误差检验与校正(ECC)电路的半导体存储器件，更具体地说，涉及嵌入含有许多副存储单元阵列的半导体存储器件中的多ECC电路。

随着半导体存储器件的存储密度的提高，由于在制造阶段的缺陷或涌入存储芯片中的电应力所造成的比特失效或出错比特成为严重影响半导体存储器件的产量和可靠性的因素。特别是，在存储器中，例如，电可擦和可编程只读存储器(EEPROM)或要求高可靠性的非易失性存储器的掩模ROM，选用ECC电路是普遍的趋势。尽管选用ECC电路造成了一些困难，诸如由于附加的奇偶单元而增加了芯片尺寸和由校正电路引起的速度延迟，但可靠性和产量增加的范围之广足以补偿这些困难。尤其是，冗余位很难加到高度集成的ROM器件中，因此这类器件应该主要采用ECC电路以便提高其产量和可靠性。ECC的概念如下所述。在输入操作期间，奇偶性是用输入数据产生的，然后储存输入数据和奇偶较验位。在输出操作期间，把已存数据和由输入数据所产生的奇偶性加以比较，由此检测和较正误差。也就是说，奇偶性是利用输入数据产生的信息。作为参改，依据数据比特的数目所需奇偶校验位的数目是按照汉明码确定的，它是由下列公式得到：

                     2^K≥m+k+l其中″m″表示数据比特的数目，″k″表示奇偶校验位的数目。因此，根据上述不等式，当数据比特的数目是8时，奇偶校验位的数目便是4。同样地，如果数据比特数目是16，则奇偶校验位数是5。

在这方面，图1显示了一个含128位ECC电路的一般半导体存储器的方框图，其中奇偶校验位数是8。图1所示的半导体存储器具有存储单元阵列10A，用于读出存储单元阵列10A的数据的读出放大器组20A，用于锁定读出放大器组20A的输出的门闩电路30A，用于修正出错比特的ECC电路40A，用于借助于由预译码器80A所产生的预译码信号SAD0-SAD7顺序地按16位选取128比特的输出译码器50A，用于把输出数据按16位供给输出衰减器(out put pad)70A的数据输出缓冲器60A。在图1所示半导体存储器件的数据存取操作中，在经过读出放大器组20A、门闩电路30A和ECC电路40A之后，128比特的数据是顺序地按16位输出的，使得数据存取能以高速进行。这种高速数据存取操作称为″页面方式″，其中数据单位由16比特组成。但是同样地在正常方式数据存取操作中，由于读出放大器组20A、门闩电路30A和ECC电路40A同时被激发，所以功耗和页面方式的功耗一样。因此，为了半导体存储器件的有效功率消耗，有必要把页面方式和正常方式区别开。可是，在像图1所示的传统结构中，区别页面方式和正常方式是不可能的。

因此，本发明的一个目的就是提供一种在正常方式数据存取操作中降低功耗的内部ECC半导体存储器件。

本发明的另一目的是提供一种能用简单方法交替区别正常方式和页面方式的内部ECC半导体存储器件。

总之，按照本发明的半导体存储器件包括划成许多副单元阵列的存储单元阵列，每个副单元阵列既有正常存储单元又有奇偶校验单元；各连接到多个副单元阵列的每一个的多个读出放大器组，用于从副单元阵列进行单元数据的读出操作；多个误差检验与较正电路其每个连接到读出放大器组的每一组，用于修正单元数据内部的出错比特；以及输出译码器，其每个连接到误差检验与校正电路的每个输出端；其中当半导体存储器件是以正常方式工作时，则选择其中一个副单元阵列，并当半导体存储器件是以页面方式工作时则选择所有副单元阵列。

本发明的一个优点是，在具有ECC功能的半导体存储器件中，功率耗散在半导体存储器件的正常方式数据存取操作期间。

本发明的另一优点是，正常式数据存取操作和页式数据存取操作之间的转换可通过在半导体存储器件的上部形成的金属层的变化来实现。

本发明的上述目的和其它优点通过参照附图详细地描述其较好实施例会变得更明显，附图中：

图1是采用128位传统ECC电路的半导体存储器件的功能方框图；

图2是当按照本发明的半导体存储器件投入正常方式数据存取时，采用多ECC电路的半导体存储器件的功能方框图；

图3A是图2所示第一译码器的电路图；

图3B是图2所示地址变换检测器的电路图；

图3C是图2所示第二译码器的电路图；及

图4是当按照本发明的半导体存储器件投入页式数据存取操作时，采用多ECC电路的半导体的功能框图。