[发明专利]包括多重误差检验与校正电路的非易失性存储器

权利要求书

1.非易失性存储器件，包括：

分成许多副单元阵列的存储单元阵列，每个所述副单元阵列既有正常存储单元又有奇偶校验单元，用于存储正常单元数据和奇偶单元数据；

许多读出放大器组，每个接到一个不同的所述副单元阵列中，用于读出来自一个所述副单元阵列的单元数据；

许多误差检验与校正电路，每个都连接到一个不同的所述读出放大器组，用于修正存储在一个所述付单元陈列中单元数据内的出错比特；及

许多输出译码器，各接到所述误差检验与校正电路的不同的一个输出端；

其特征在于，每个所述误差检验和校正电路分别置于一个不同的所述副单元阵列中。

2.根据权利要求1的非易失性存储器件，其特征在于，还包括多个锁存电路，每个锁存电路锁存来自一个所述读出放大器组的输出信号，并向一个所述的误差检验和校正电路输出所锁的信号。

3.根据权利要求1的非易失性存储器件，其特征在于，每个所述的误差检验和校正电路在32比特的正常单元数据上操作。

4.根据权利要求1的非易失性存储器件，其特征在于，还包括一用于控制所述输出解码器的数据访问操作的予解码器。

5.非易失性存储器件，包括：

分成许多副单元阵列的存储单元阵列，每个所述副单元阵列既有正常存储单元又有奇偶校验单元，用于存储正常单元数据和奇偶单元数据；

许多读出放大器组，每个都接到所述许多副单元阵列中一个不同的阵列，用于操作来自所述副单元阵列的单元数据；

许多误差检验与校正电路，每个都连接到一个不同的所述读出放大器组，用于修正存储在一个所述付单元陈列的单元数据内的出错比特；及

许多输出译码器，各接到所述误差检验与校正电路的各个输出端；

其特征在于，当所述非易失性存储器件必须按正常方式工作时，就选择其中一个所述副单元阵列，当所述非易失性存储器件必须按页面方式工作时，同时选择所有所述副单元阵列。

6.如权利要求1中所述的非易失存储器件，其特征在于，还包括产生块选择信号的块选择电路，用于选择副单元阵列，当所述非易失性存储器件须按所述正常方式工作时，所述块选择电路在许多输入端接收许多地址信号，而当所述非易失性存储器件须按所述页面方式工作时，所述块电路对所述许多输入端的每一个输入高电平信号。

7.根据权利要求6中所述的半导体存储器件，其特征在于，当所述非易失性存储器件须按所述正常模式工作时，一个所述读出放大器组和一个接到被其中一个所述块选择信号所选择的一个副单元阵列的误差检验与校正电路被激活，而当所述非易失性存储器件须按所述页面方式工作时，所述许多读出放大器组和所述许多误差检验与校正电路全部被激活。

8.根据权利要求5中所述的半导体存储器件，其特征在于，还包括多个锁存电路，每个锁存电路锁存来一个所述读出放大器组的输出信号，并向一个所述误差检验和校正电路输出锁存的信号。

9.根据权利要求5中所述的半导体存储器件，其特征在于，每个所述的误差检验和校正电路在32比特的正常单元数据上操作。

10.根据权利要求1的非易失性存储器件，其特征在于，还包一用于控制所述输出解码器的数据访问操作的予解码器。

11.一种非易失性存储器件，能制造成在正常数据访问模式或页面数据访问模式操作，其特征在于，包括：

分成许多副单元阵列的存储单元阵列；

许多读出放大器组，每个都接到一个不同的所述副单元阵列，用于读出来自所述副单元阵列的单元数据；

连接到所述多个读出放大器组用于输出所述单元数据的装置；

其特征在于，

选择所述副单元阵列的块选择电路，所述块选择电路包括多个金属导体输入端，该金属导体输入端在所述非易失性存储器件在所述正常数据访问模式工作时相互电绝缘，而当所述非易失性存储器件在所述页面数据访问模式工作时，相互电连接在一起。