[发明专利]具有锁存器和奇偶校验能力的双向缓冲器

说明书

本申请与和本申请同日登记的，申请号为196721，名称为“对存储在页面存储器中的数据进行存取的设备及其方法”，申请人为P.M.Blanol和M.E.Dean的尚待批准的美国专利申请有关。

一般地说，本发明介绍的是数字信号处理电路，更准确地说，本发明介绍的是双向接收器/驱动器缓冲器电路，该电路包括一锁存器和用于产生并校验作为锁存器内数据的函数的奇偶性的电路装置。

首先参看图1，电路10表示的是对在数字信号总线之间，例如第一和第二数字信号总线12、14之间的数字信号进行双向缓冲。为描述起见，总线12、14将假定为8位数据总线。

电路10包括8个通常并联连接的，以B0～B7标明的双向位缓冲器电路。这些位缓冲器电路B0～B7的结构完全相同，因此在此仅详细描述和图示出电路B0。

位缓冲器电路B0通常包括两个并联的位缓冲器通道，第一通道由串接的接收器16、锁存器18和驱动器20组成，在第二个位缓冲器通道里，接收器22、锁存器24和驱动器26也是串接的，其相应元件的排列次序与第一通道相反。接收器16、22由通常的逻辑位接收器组成。驱动器20、26由通常的逻辑位驱动器组成，分别含有控制端28、30，用于有选择地将其输出端置于有效状态或高阻状态。锁存器18、24由通常的“透明”锁存器组成，分别有控制端32、34，用于有选择地将该锁存器置于锁定或传送（即透明）状态。

这里设置了奇偶校验发生器36，该奇偶校验发生器的输入端连到B0-B7中每一电路的接收器16的输入端。奇偶校验发生器由通常的逻辑异-或门的奇偶“树形”组成。为描述起见，一存储器38，例如一动态随机存取存储器（RAM）在图中被连到数据总线14。

工作时，电路10通常对总线12和14之间的数据进行双向缓冲。在一个实例里，总线12、14作为某一计算机系统（未表示出来）的局部数据总线，其中总线12接微处理器而总线14接存储器38。根据其缓冲功能，当数据要从总线12传送到总线14时，向控制端30施加一适当的信号以便将驱动器26置于高阻状态。接收器16检测以高逻辑位或低逻辑位取0这种形式的数据并将其转换成另一逻辑电平（即1或0）。接收器16就这样以标准的方式将较宽的输入信号电平转换为较窄的输出信号电平。控制端32施加一信号以便锁定锁存器18或使位0通过锁存器18。然后由驱动器20检测锁存器18的输出数据，该驱动器由端口28来控制以使其处于有效状态以便驱动总线14。数据基本上以相同的方式，通过包含接收器22、锁存器24和驱动器26的通道，从总线14传送到总线12。

奇偶校验发生器36能响应总线12的数据，产生奇偶校验位。当需产生奇偶校验时，总线12的数据被暂时“冻结”，其长短足以让奇偶校验发生器36对上述数据进行操作并产生奇偶校验位。奇偶校验发生器还能响应总线14的数据产生奇偶校验位，此时数据或锁存在锁存器24中或通过锁存器24。

当在上述的计算机环境中使用时，每当需要产生奇偶校验位，电路10就中断总线12的数据传送，这是该电路的明显的不足之处。更准确地说，当响应总线12的数据产生奇偶校验位时，总线12的数据必须被暂时“冻结”，其长短足以让奇偶校验发生器36起作用。同样地，当需响应总线14的数据产生奇偶校验位时，总线14的数据必须被“冻结”或锁存在锁存器24中，在这两种情况下，数据出现在驱动器26的输出端，因此必须中断总线12的数据传送。

本发明的主要目的是提供能够对在两数据总线之间传送的数字数据进行缓冲和奇偶校验的设备，上述设备允许在不中断任一数据总线的条件下响应数据而产生奇偶校验。

本发明的另一个目的是提供包括这样一种新的和改进了的锁存器和驱动器电路的设备，该设备提高了工作速度。

本发明的再一个目的是提供一全透明锁存器电路，该电路锁存数据时在输入和输出设备之间不产生显著的延迟。

本发明还有一个目的是提供一包括相位分相器电路的驱动器，该相位分相器提高了驱动器的工作速度但不显著增大功率消耗。