[发明专利]超大规模计算机

说明书

本发明涉及大规模并行处理机，特别涉及对上述参照的日本专利号第109776/84和美国专利号4，598，400中所首先揭示的方法和装置的改进。

如上述′400专利中图1A（在此以图1形式重视）所示，在那些发明中的计算机系统包括：主机10，微控制器20，并行处理集成电路35的阵列30，数据源40，第一缓冲器和多路转换器/多路分配器50，第一、第二、第三和第四双向总线控制电路60、65、70、75，第二缓冲器和多路转换器/多路分配器80，以及数据接收器90。主机10可以是经过适当编程的市场上有售的通用计算机，例如数字设备公司生产的VAX（TM）计算机。微控制器20是常规设计的指令序列发生器，它能产生通过32位并行总线22而应用于阵列30的指令序列。微控制器20从线26上接收来自阵列30的一个信号。该信号是可用于数据输出和状态信息的通用信号或GLOBAL信号。总线22和线26并行连到每个集成电路35。结果，来自微控制器20的信号同时加到阵列30中的每个集成电路35上，而通过线26加到微控制器20上的信号则由该阵列中所有集成电路35的输出信号综合而成。

阵列30包含数千个相同的集成电路35，并且每个集成电路35包含若干个相同的处理器/存贮器36。在′400号专利所揭示的实施例中，指出阵列可以包含有32，768（＝2¹⁵）个集成电路35;每个集成电路35可包含32（＝2⁵）个相同的处理器/存贮器36。在递交本专利申请案时，包含多达4096（＝2¹²）个相同集成电路35，并且每个集成电路包含16（＝2⁴）相同处理器/存贮器的阵列已由受让者作为连接机（TM）计算机被生产和发运。

处理器/存贮器36按二种几何结构构成和联接。一种几何结构是惯用的二维网格型式，其中处理器/存贮器按矩形阵列构成并且与该阵列中的四个最近的相邻单元相连。为了说明方便，该阵列的边用东、南、西、北表示。为了使每个处理器/存贮器与其四个最近相邻单元相连，每个处理器/存贮器全部都连接到处于网格上每行和每列相邻处理器/存贮器之间的电导线上。

第二种几何结构是15维的n-立方体的布尔结构。为了理解n-立方体连接型式，最好对集成电路从0到32，767加以编号，并用15位二进制数字来表示这些数字和地址。就象我们可以用二位数字，其中一个表示二维网络中第一维的位置，另一个表示第二维的位置来指定二维网络中一个物体的位置一样，以此类推，也可用一个数字来描述一个集成电路在布尔15-立方体的15维中的每一维的位置。然而，在一个n-立方体中，一个集成电路在每一维中只能有两种不同状态0和1中的一个。这样，一个由15位二进制数构成的地址，便可表示集成电路在n-立方体的15维中的位置。更进一步说，由于一个二进制数只能有二个值，0和1，同时由于每个集成电路系由一个15位二进制数唯一确定，所以每个集成电路具有与其地址仅有一位不同的15个其他集成电路。我们把这15个在地址上与第一个集成电路二进制地址仅差一位的集成电路称为该集成电路的最近相邻单元。熟悉汉明距离的数学定义的人将发现，该集成电路与15个最近相邻单元中的每一个各相隔一个汉明距离。

为了使上述参照申请中的集成电路35按布尔15-立方体形式连接，每个集成电路就由15根输入线38和15根输出线39与其最近相邻的单元相连。连到每个集成电路35的15根输入线38中的每一根是与布尔15-立方体型式的15维中的不同维相联系的，同样，每个集成电路35的15根输出线39中的每一根也是与不同的维相联系的。布尔n-立方体连线的详细情况由日本专利申请128，294/86案提供。为了允许布尔15-立方体经由互连模式进行通信，把计算结果构成信息包的形式;这些包根据包内所含的地址信息，通过每个集成电路中的发送电路从一个集成电路发送到另一个集成电路。

一个典型的处理器/存贮器36由′400专利申请的图7A详细说明。如图7A所示，该处理器/存贮器包括32×12位随机存贮器（RAM）250，算术逻辑单元（ALU）280和标志控制器290。ALU接受三种来源的数据，即RAM中的二个寄存器和一个标志输出信号，并产生二个输出信号，即一个和输出信号，将要被写入二个RAM寄存器中的一个，以及一个进位输出信号供标志控制器中的某些寄存器和某个其它处理器/存贮器使用。