[发明专利]半导体集成电路器件及其制造工艺

说明书

本发明涉及半导体集成电路器件，更明确地说，涉及具有用于防止短沟道效应并提高击穿电压的MISFET的半导体集成电路器件及其制造工艺。

近年来随着半导体集成电路器件（即IC）的集成度增高，元件的精细度（按比例缩小）也在提高。MISFET（即：金属、绝缘体、半导体场效应晶体管）的情况亦如此，其中的栅长度（或叫沟道长度）已缩短，结的深度变浅。然而;随着这种按比例缩小而出现一些问题，例如：短沟道效应或MOSFET的阈值电压降低，源和漏区的电阻增加，产生了热载流子，并减小了漏结击穿电压。

鉴于这一背景，有人提出了一种具有LDD（轻掺杂漏区）结构的MOSFET，以便解决上述问题，正如在IEEETransactionsonElectronDevices，Vol.ED-29，NO.4，1982，PP590～596中所揭示的一样。更明确地说，在这种LDD结构中，源区和漏区具有一个与栅极相分离的高杂质浓度半导体区和一个与以上半导体区连为一体并延伸到栅极底端部分的低杂质浓度半导体区。

本发明的一个目的是提供一种能够减小短沟道效应并提高MISFET的击穿电压的半导体集成电路器件。

本发明的另一目的是提供一种制造半导体集成电路器件的工艺。该工艺能够利用制造LDD结构的部分工艺步骤来获得与LDD结构基本相同的效果。

本发明上述的和其它的目的以及新颖特征在以下根据附图所做的描述中将逐渐明了。

下文中所公开的本发明的表述将在此给予简要的描述。

明确地说，在MISFET的沟道区表面形成一个与源区和漏区的导电类型相同并且有低杂质浓度的沟道层，并将其用作埋层沟道。源区和漏区与栅极相互分离，并与沟道层连成一体。如此限定的偏移结构和沟道层旨在减小短沟道效应并改善击穿电压。

此外，在对沟道部分掺入一种杂质后，即形成了栅极及其两侧的边墙隔离层。在这种情况下引入一种与沟道部分导电类型相同的杂质后，形成了源区和漏区同时又防止了杂质在栅极下的扩散。这样便可构成上述的MISFET。

图1是一个剖面图，显示了将本发明应用于一个互补MOS型半导体集成电路器件的一个实施方案;

图2A至2G是剖面图，显示了制造图1所示半导体集成电路器件的工艺步骤;

图3是一个剖面图，显示了将本发明应用于一个N沟道MOSFET的实例。

图1示出一个实例，其中本发明应用于CMOSIC。特别是在由一个N沟道MOSFET1和一个P沟道MOSFET2构成的CMOSIC中，将LDD结构应用在N沟道MOSFET1中有而将本发明应用于P沟道MOSFET2。

N沟道MOSFET1是在N^-型单晶硅半导体衬底3上的P型井（或半导体区）4中形成。MOSFET1包括一个由多晶硅薄膜构成的栅极5，一个由氧化硅薄膜构成的栅绝缘薄膜18以及源区和漏区7;源区和漏区7具有利用在栅极5两侧的边墙隔离层6形成的LDD结构。具有LDD结构的源区和漏区7包括一个与栅极分离并具有高杂质浓度的N⁺型半导体区8以及一个具有低杂质浓度的N型半导体区9;半导体区9与N⁺型半导体区8连为一体并延伸到栅极5的下面。在本实施方案中，N⁺型半导体区8是由砷（As）形成，而N型半导体区9则是由磷（P）形成。为了调节阈值电压，（虽然图中未示出）将硼（B）引入栅极5之下，即通过离子注入引入沟道10的表面。

P沟道MOSFET2是在衬底3上的N^-型井（或半导体区）11中形成的。MOSFET2包括一个用N型杂质高掺杂的多晶硅构成的栅极12，栅绝缘薄膜18以及P⁺型源区和漏区13。这些源区和漏区13与上述栅极12相互分离。换句话说，区域13的未端不在栅极12之下。将相应的源区和漏区构成可与P型半导体区的沟道层15相连接，该沟道层是在栅极12之下，即在沟道14的表面上形成。在由离子注入来调节上述N沟道MOSFEI1的阈值电压的同时通过引入硼形成该沟道层15使其具有一个相对较低的浓度。与此同时，将源区和漏区13掺入高浓度的硼或同类的杂质。与区域13相比，区域15被制成具有较低的杂质浓度和较浅的结。参考号16表示的是在栅极12的两侧形成的边墙隔离层。

在图中，标号17表示一个SiO₂（即氧化硅薄膜）制成的场绝缘薄膜：标号19表示一个PSG（或叫磷硅玻璃）构成的层间绝缘薄膜，标号20表示铝导线。