[发明专利]半导体存储装置及使半导体存储装置中的第1配线及第2配线的电压升压的方法

说明书

实施方式提供一种能够提高动作速度的半导体存储装置及使半导体存储装置中的第1配线及第2配线的电压升压的方法。实施方式的半导体存储装置具备：第1字线，连接于第1记忆胞；第2字线，连接于第2记忆胞；以及电压产生电路14。电压产生电路14向电连接于第1字线的配线LOUT1供给电压VOUT1，且向电连接于第2字线的配线LOUT2供给电压VOUT2。电压产生电路14具备：调节器141_1，向配线LOUT1输出电压VOUT1，并且与电压VOUT1对应而输出第1信号；调节器141_2，向配线LOUT2输出电压VOUT2，并且与电压VOUT2对应而输出第2信号；以及开关电路，基于第1信号或第2信号的至少任一信号，将配线LOUT1与配线LOUT2之间保持为连接状态或阻断状态的任一状态。

分案申请的相关信息

本案是分案申请。该分案的母案是申请日为2019年6月25日、申请号201910554490.2、发明名称为“半导体存储装置”的发明专利申请案。

[相关申请]

本申请享有以日本专利申请2018-239621号(申请日：2018年12月21日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

实施方式涉及一种半导体存储装置。

背景技术

已知有将记忆胞三维排列的半导体存储装置。

发明内容

实施方式提供一种能够提高动作速度的半导体存储装置。

实施方式的半导体存储装置具备：第1字线，连接于第1记忆胞；第2字线，连接于第2记忆胞；以及电压产生电路，向电连接于所述第1字线的第1配线供给第1电压，且向电连接于所述第2字线的第2配线供给第2电压。所述电压产生电路具备：第1调节器，向所述第1配线输出所述第1电压，并且与所述第1电压对应而输出第1信号；第2调节器，向所述第2配线输出所述第2电压，并且与所述第2电压对应而输出第2信号；以及开关电路，基于所述第1信号或所述第2信号的至少任一信号，将所述第1配线与所述第2配线之间保持为连接状态或阻断状态的任一状态。

附图说明

图1是表示第1实施方式的半导体存储装置的构成的区块图。

图2是第1实施方式中的记忆胞阵列所具有的区块的电路图。

图3是第1实施方式中的区块的一部分区域的剖视图。

图4是表示第1实施方式中的记忆胞晶体管可取的数据及其阈值电压分布的图。

图5是表示第1实施方式中的行解码器及驱动器的构成的电路图。

图6是表示第1实施方式中的电压产生电路的构成的图。

图7是表示第1实施方式中的调节器群的构成的电路图。

图8是表示第1实施方式中的调节器群的动作的电压波形图。

图9是表示第2实施方式中的调节器群的构成的电路图。

图10是表示第2实施方式中的调节器群的动作的电压波形图。

图11是表示第3实施方式中的调节器群的构成的电路图。

图12是表示第3实施方式中的调节器群的另一第1构成例的电路图。

图13是表示第3实施方式中的调节器群的另一第2构成例的电路图。

图14是表示第4实施方式中的调节器群的构成的电路图。

图15是表示第4实施方式中的调节器群的动作的电压波形图。