[发明专利]一种SRAM接触插塞测试结构

说明书

本发明公开了一种SRAM接触插塞测试结构。所述SRAM接触插塞测试结构通过基于SRAM存储单元版图的真实结构环境设置接触插塞测试结构，将部分有源区进行分隔，并将分隔后的有源区上的部分正常接触插塞设置为共享接触插塞，保持接触插塞周围结构基本不变的情况下形成接触插塞串联结构，串联结构以外的组件作为虚拟图案不形成电路，不影响测量结果，实现模拟SRAM存储单元版图真实结构环境对共享接触插塞性能进行测试，以减少共享接触插塞接触不良问题。

技术领域

本发明涉及集成电路制造技术领域，尤其涉及一种SRAM接触插塞测试结构。

背景技术

随着集成电路技术的不断发展，静态随机存储器(Static Random AccessMemory，简称SRAM)作为一种重要的存储器件被广泛应用于数字与通讯电路设计中。SRAM是逻辑电路中一种重要部件，其因为具有功耗小、读取速度高等优点而广泛应用于数据的存储。为了提高电路集成度，大规模集成电路的金属层多采用多层金属布线。接触插塞(Contact，简称CT)是连接前道晶体管和后道金属线的通道。在器件的特征尺寸(CriticalDimension，简称CD)进入深亚微米阶段后，为了更大的数据存储量以及节省芯片空间，共享接触插塞(Share CT)已广泛应用在SRAM制作中。在晶圆生产过程中，由于技术节点不断升级，产品工艺尺寸逐渐减小，对普通接触插塞以及共享接触插塞的蚀刻工艺窗口要求越来越高，其刻蚀的好与坏直接影响到存储器件的特性和产品的良率。

为保证SRAM能够获得最大容量，新的技术节点中SRAM使用到设计规则(DesignRule)所允许的最小尺寸，其中以6个晶体管为一个存储单元(Bit Cell)的SRAM最为常见。在6T-SRAM布局中，共享接触插塞由于占用面积小而得到广泛应用。

请参阅图1～图3，其中，图1为6T-SRAM布局的版图示意图，图2为6T-SRAM布局的一个存储单元的等效电路示意图，图3为共享接触孔剖视图。如图1所示，在6T-SRAM布局中，共享接触插塞13落在有源区(AA)11和栅极(Gate)12上，有源区11上还设置有普通接触插塞14。如图2所示，6个晶体管T1～T6连接至相应的位线BL、互补位线BLB以及字线WL。

随着器件的特征尺寸降低，接触插塞深宽比增加、底部特征尺寸(Bottom CD)减小，导致刻蚀过程中副产物(例如聚合物)的增加。如图3中(a)部分示意出了正常刻蚀的共享接触孔，(b)部分示意出了存在接触问题的共享接触孔。在(b)部分中，因聚合物(Polymer)311聚集，导致共享接触孔31的底部无法与形成在有源区305之上的金属硅化物(Salicide)306接触，造成后续形成的共享接触插塞存在接触不良(Open)问题。同时由于共享接触插塞在刻蚀过程中落在有源区、栅极等不同区域，其刻蚀同样影响栅极侧面形貌，造成接触电阻漂移。

中国专利公开文献CN203910786U公开了一种半导体测试结构，通过设计包含共享接触插塞和普通接触插塞的测试结构，可以实现对共享接触插塞性能的测试。但SRAM存储单元版图的真实结构环境的不同同样会对刻蚀、化学机械磨平(CMP)造成影响，而该公开文献并未考虑SRAM存储单元版图的真实结构环境，无法模拟SRAM存储单元版图真实结构环境对共享接触插塞性能进行测试。

发明内容

本发明所要解决的技术问题是，提供一种SRAM接触插塞测试结构，能够模拟SRAM存储单元版图真实结构环境对共享接触插塞性能进行测试，以减少共享接触插塞接触不良问题。