[发明专利]半导体测试结构及测试方法、测试系统

说明书

本发明提供一种半导体测试结构及测试方法、测试系统。半导体测试结构，包括：一公共焊盘，用于接收公共电压；多个测试电路，均与公共焊盘电连接，每一测试电路均包括：支路焊盘，与待测组件的第一测试端电连接，用于接收测试电压，测试电压大于公共电压；开关单元，其控制端电连接至支路焊盘，其第一端电连接至待测组件的第二测试端，其第二端电连接至公共焊盘；保护单元，保护单元的第一端电连接至待测组件的第二测试端，其第二端连接至公共焊盘。上述技术方案通过将多个测试电路并联至公共焊盘上，同时测试多个待测组件，以达到缩短测试总时长目的；并在每一测试电路中设置开关单元和保护单元，避免待测组件失效时对其他测试电路产生影响。

技术领域

本发明涉及半导体领域，尤其涉及一种半导体测试结构及测试方法、测试系统。

背景技术

半导体领域通常使用经时击穿(Time Dependent Dielectric Breakdown，简称TDDB)测试和斜坡电压(Voltage Ramp，简称V-ramp)测试验证介质层的可靠性。因为介质层的差别，通常会设计不同长度/类型/结构的介质层可靠型测试结构。

请参阅图1，其为现有技术中介质层测试结构的结构示意图。如图1所示，所述介质层测试结构包括待测结构10、第一焊盘11及第二焊盘12。所述待测结构10一端通过所述第一焊盘11接收测试电压VT，另一端通过所述第二焊盘12接地(即加零电压V0)，通过对接地的第二焊盘12上的电流变化的监控来判断待测结构10是否失效。当所述待测结构10被击穿时，两端所述第一焊盘11与所述第二焊盘12电路导通，大电流从第一焊盘11流经击穿导通的待测结构10流向第二焊盘12。当需要测试多个所述待测结构10时，逐一测试需要花费较多时间，进而影响工艺产品量产计划。

因此，如何在不影响测试结果准确性的前提下缩短多个待测结构的测试总时长、提高生产效率，是目前需要解决的问题。

发明内容

本发明所要解决的技术问题是如何在不影响测试结果准确性的前提下缩短多个待测结构的测试总时长、提高生产效率，提供一种半导体测试结构及测试方法、测试系统。

为了解决上述问题，本发明提供了一种半导体测试结构，包括：一公共焊盘，用于接收公共电压；多个测试电路，均与所述公共焊盘电连接，每一所述测试电路用于对一待测组件进行介质层可靠性测试，每一所述测试电路均包括：支路焊盘，与所述待测组件的第一测试端电连接，用于接收测试电压，所述测试电压大于所述公共电压；开关单元，所述开关单元的控制端电连接至所述支路焊盘，其第一端电连接至所述待测组件的第二测试端，其第二端电连接至所述公共焊盘，所述开关单元响应于所述待测组件的击穿而开启，以抬升所述支路焊盘上的电流至预设阈值电流，以判定所述待测组件失效；保护单元，所述保护单元的第一端电连接至所述待测组件的第二测试端，其第二端连接至所述公共焊盘，用于在所述待测组件发生击穿时断开所述待测组件与所述公共焊盘之间的电流通路；其中，当判定所述待测组件失效时，停止对所述待测组件所在测试电路的支路焊盘施加测试电压。

为了解决上述问题，本发明提供了一种测试系统，包括：多个待测组件，每一所述待测组件具有第一测试端与第二测试端；半导体测试结构，所述半导体测试结构采用本发明所述的半导体测试结构，用于对多个待测组件同时进行介质层可靠性测试，并在一测试电路的开关单元响应于电连接至该测试电路的待测组件的击穿而开启、抬升该测试电路的支路焊盘上的电流至预设阈值电流，判定该待测组件失效，并通过测试电路的保护单元断开该待测组件与公共焊盘之间的电流通路，并停止对所述待测组件所在测试电路的支路焊盘施加测试电压。