[发明专利]半导体器件的制造方法

说明书

本发明提供了一种半导体器件的制造方法，在衬底上形成栅极，栅极侧壁上依次形成有第一侧墙和第二侧墙，第一侧墙覆盖栅极两侧的部分衬底，第二侧墙覆盖第一侧墙的侧面和顶面；去除部分第二侧墙，使覆盖衬底的部分第一侧墙的顶面被暴露；在栅极两侧未被第二侧墙覆盖的衬底内形成离子注入区，离子注入区中远离栅极且未被第一侧墙覆盖的部分具有第一深度，靠近栅极且被第一侧墙覆盖的部分具有第二深度，第一深度大于第二深度；去除第二侧墙。本发明使离子注入区中靠近栅极部分的第二深度小于离子注入区中远离栅极的部分的第一深度，缩短了侧墙宽度，抑制了半导体器件的短沟道效应，在不影响器件性能的前提下缩小了半导体器件的器件尺寸。

技术领域

本发明涉及集成电路制造技术领域，尤其涉及一种半导体器件的制造方法。

背景技术

随着半导体技术的不断发展，制造成本更低、功耗更小、速度更快的半导体器件已经成为半导体以及电子产业的普遍追求的目标之一。为了实现上述目标，需要不断缩小半导体器件的尺寸，通过提高集成度、缩小单元面积等手段在同样面积的芯片内制造更多的晶体管。

图1为一种MOS管的剖面结构示意图。参阅图1，随着MOS管(Metal OxideSemiconductor Field Effect Transistor，MOSFET)的尺寸不断缩小，侧墙10的宽度也会不断缩小，源区20和漏区30与沟道之间的距离逐渐减小，从而加重了MOS管的短沟道效应、DIBL效应(Drain Induced Barrier Low，漏极感应势垒降低)和GIDL效应(Gate InducedDrain Leakage，栅感应漏极漏电流)，导致沟道漏电增加，进而造成半导体器件的击穿电压(Breakdown Voltage)降低。

鉴于此，需要一种方法在缩短侧墙宽度的同时抑制半导体器件的短沟道效应。

发明内容

本发明的目的在于提供一种半导体器件的制造方法，在缩短侧墙宽度的同时抑制所述半导体器件的短沟道效应。

为了达到上述目的，本发明提供了一种半导体器件的制造方法，包括：

提供衬底，所述衬底上形成有栅极，所述栅极的侧壁上形成有第一侧墙，且所述第一侧墙覆盖所述栅极两侧的部分衬底，所述第一侧墙上形成有第二侧墙，所述第二侧墙覆盖所述第一侧墙的侧面和顶面；

去除部分所述第二侧墙，使覆盖所述衬底的部分第一侧墙的顶部被暴露；

进行离子注入工艺，在所述栅极两侧的未被所述第二侧墙覆盖的衬底内形成离子注入区，所述离子注入区中远离所述栅极且未被所述第一侧墙覆盖的部分具有第一深度，所述离子注入区中靠近所述栅极且被所述第一侧墙覆盖的部分具有第二深度，所述第一深度大于所述第二深度；以及，

去除所述第二侧墙。

可选的，在进行所述离子注入工艺之后，去除所述第二侧墙之前，还包括：

进行退火工艺，以修复所述离子注入工艺对所述第一侧墙和所述第二侧墙造成的损伤。

可选的，所述退火工艺为快速热退火工艺。

可选的，采用湿法刻蚀工艺去除所述第二侧墙。

可选的，去除所述第二侧墙的过程中，未被所述第二侧墙覆盖的部分所述第一侧墙被一同去除，使靠近所述栅极顶部的部分侧壁暴露。

可选的，在去除所述第二侧墙之后，还包括：

在所述栅极的顶部、所述栅极中暴露的部分侧壁以及未被所述第一侧墙覆盖的部分衬底上形成金属硅化物阻挡层。

可选的，所述第一侧墙沿垂直所述栅极的延伸方向的截面呈L型。