[发明专利]时钟树设计方法、装置、设计设备、存储介质及集成电路

说明书

本申请实施例提供一种时钟树设计方法、装置、设计设备、存储介质及集成电路，其中方法包括：确定待进行时钟树设计的设计模块，设计模块包括顶层模块以及受顶层模块调用的多个底层模块；确定顶层时钟端口的设计信息，设计信息包括多个顶层时钟端口的设计位置、以及各个底层模块关联的顶层时钟端口；其中，顶层时钟端设计于底层模块的边界，且多个顶层时钟端口在设计位置所对应的有效覆盖范围的重叠区域符合预设重叠条件；根据各个底层模块关联的顶层时钟端口，在各个底层模块设计底层时钟树；其中，底层模块的底层时钟树通过关联的顶层时钟端口，接入顶层模块的顶层时钟树。本申请实施例可以减少时钟树设计的冗余电路，提升时钟树设计的性能。

技术领域

本申请实施例涉及集成电路设计技术领域，具体涉及一种时钟树设计方法、装置、设计设备、存储介质及集成电路。

背景技术

时钟信号(简称时钟)作为芯片等集成电路的时序逻辑基础，对于集成电路的性能和工作稳定性起着重要作用，因此在集成电路的后端设计中需要进行时钟设计。时钟设计可以理解为对时钟电路在集成电路的实现进行设计。

时钟树作为一种时钟电路，可以通过对集成电路进行时钟树设计以实现时钟设计。在此背景下，如何提升时钟树设计的性能，成为了本领域技术人员亟需解决的技术问题。

发明内容

有鉴于此，本申请实施例提供一种时钟树设计方法、装置、设计设备、存储介质及集成电路，以减少时钟树设计的冗余电路，从而提升时钟树设计的性能。

为实现上述目的，本申请实施例提供如下技术方案。

第一方面，本申请实施例提供一种时钟树设计方法，包括：

确定待进行时钟树设计的设计模块，所述设计模块包括顶层模块以及受顶层模块调用的多个底层模块；

确定顶层时钟端口的设计信息，所述设计信息包括多个顶层时钟端口的设计位置、以及各个底层模块关联的顶层时钟端口；其中，顶层时钟端设计于底层模块的边界，且所述多个顶层时钟端口在设计位置所对应的有效覆盖范围的重叠区域符合预设重叠条件；

根据各个底层模块关联的顶层时钟端口，在各个底层模块设计底层时钟树；其中，底层模块的底层时钟树通过关联的顶层时钟端口，接入顶层模块的顶层时钟树。

第二方面，本申请实施例提供一种时钟树设计装置，包括：

设计模块确定单元，用于确定待进行时钟树设计的设计模块，所述设计模块包括顶层模块以及受顶层模块调用的多个底层模块；

顶层时钟端口设计单元，用于确定顶层时钟端口的设计信息，所述设计信息包括多个顶层时钟端口的设计位置、以及各个底层模块关联的顶层时钟端口；其中，顶层时钟端设计于底层模块的边界，且所述多个顶层时钟端口在设计位置所对应的有效覆盖范围的重叠区域符合预设重叠条件；

底层时钟树设计单元，用于根据各个底层模块关联的顶层时钟端口，在各个底层模块设计底层时钟树；其中，底层模块的底层时钟树通过关联的顶层时钟端口，接入顶层模块的顶层时钟树。

第三方面，本申请实施例提供一种设计设备，包括：至少一个存储器和至少一个处理器；所述存储器存储一条或多条计算机可执行指令，所述处理器调用所述一条或多条计算机可执行指令，以执行如上述第一方面所述的时钟树设计方法。

第四方面，本申请实施例提供一种存储介质，所述存储介质存储一条或多条计算机可执行指令，所述一条或多条计算机可执行指令被执行时，实现如上述第一方面所述的时钟树设计方法。

第五方面，本申请实施例提供一种集成电路，所述集成电路包括：层次化设计的设计模块，以及基于上述第一方面所述的时钟树设计方法所设计的时钟树；所述时钟树为设计模块提供时钟信号。