[发明专利]一种集成HJD的SiC VDMOSFET器件及其制备方法

说明书

本发明涉及一种集成HJD的SiC VDMOSFET器件及其制备方法，包括：金属化漏极、N+衬底层、N‑外延层、P‑基区、P+注入区、N+注入区、N‑掺杂区、P+多晶硅区、栅介质层、N+多晶硅栅极和金属化源极。其中，P‑基区、P+注入区和N‑掺杂区的深度相同，源极与P+注入区、N+注入区和P+多晶硅区之间的接触界面为欧姆接触，P+多晶硅区与N‑掺杂区的界面为异质结接触。本发明在器件内集成了异质结二极管结构，提高了元胞面积的利用率，进一步减小开启电压的同时减小了栅电容，减小了开启时间和器件的开关损耗。

技术领域

本发明涉及半导体技术领域，具体涉及一种集成HJD的SiC VDMOSFET器件及其制备方法。

背景技术

碳化硅(Silicon Carbide，化学式SiC)材料相比于Si来说拥有更大的禁带宽度，临界击穿电场更大，且热导率更高，使得SiC器件具备更好的抗辐射性，低导通电阻，低能量损耗。总的来说，SiC器件在大功率、高温高辐射环境、节能环保等方面具有极大的优势。

金属氧化物半导体场效应管(Metal Oxide Semiconductor Field EffectTransistor，简称MOSFET)具有集成密度高，热稳定性好，抗辐射能力强等一系列优点，被广泛应用于电力电子系统。SiC MOSFET作为新型第三代半导体器件，因其通态电阻小、开关速度快、驱动电路简单等优点，成为目前最受工业界看好的碳化硅功率半导体器件。而垂直双扩散金属氧化物半导体场效应管(Vertical Double-diffused Metal OxideSemiconductor Field Effect Transistor，简称VDMOSFET)是一种应用广泛的MOSFET。

SiC MOSFET在电力电子系统中主要充当电子开关，当MOSFET处于截止状态时，漏极和源极之间会有一个反向的漏电流，如果不加二极管反并联，这个漏电流可能会导致电路中其他器件的损坏。另外，当SiC MOSFET用于交流电路的整流时，由于MOSFET只能在正向电压下导通，需要使用一个反并联二极管来提供反向电压下的导通通道，从而实现电流的整流。故通常需要在SiC MOSFET体外反并联或者体内集成一个二极管以改善SiC MOSFET体二极管的性能，从而提高SiC MOSFET的工作效率。

在SiC MOSFET体外反向并联二极管可大幅度改善SiC MOSFET体二极管的性能，但会增大电路的占用空间，提高器件的封装成本且会引入寄生电容和寄生电感，导致反向二极管的响应速度较慢，故现有的技术均在SiC MOSFET内部集成肖特基势垒二极管(Schottky Barrier Diode，简称SBD)以及结势垒肖特基二极管(Junction BarrierSchottky Diode，简称JBS)，但内部集成的SBD与JBS仍具有较大的开启电压，并且具有很高的设计复杂度和制造成本，所以需要进一步的技术改进。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种集成HJD的SiCVDMOSFET器件及其制备方法。本发明要解决的技术问题通过以下技术方案实现：

一种集成HJD的SiC VDMOSFET器件，所述SiC VDMOSFET器件包括由下至上依次层叠设置的金属化漏极、N+衬底层和N-外延层，所述金属化漏极与所述N+衬底层之间为欧姆接触；所述N-外延层内设置有第一P-基区、第二P-基区、第一P+注入区、第二P+注入区、第一N+注入区、第二N+注入区、第一N-掺杂区、第二N-掺杂区，其中，

所述第一P-基区和所述第二P-基区之间通过所述N-外延层间隔设置；

所述第一P+注入区位于所述第一P-基区远离所述第二P-基区的一侧；所述第二P+注入区位于所述第二P-基区远离所述第一P-基区的一侧；

所述第一N+注入区设置在所述第一P-基区内，所述第二N+注入区设置在所述第二P-基区内；