[发明专利]一种集成HJD的SiC VDMOSFET器件及其制备方法在审
申请号: | 202310312836.4 | 申请日: | 2023-03-27 |
公开(公告)号: | CN116364778A | 公开(公告)日: | 2023-06-30 |
发明(设计)人: | 何艳静;付皓瑜;袁昊;宋庆文;汤晓燕;弓小武;张玉明 | 申请(专利权)人: | 西安电子科技大学 |
主分类号: | H01L29/78 | 分类号: | H01L29/78;H01L21/336;H01L29/06;H01L29/16 |
代理公司: | 西安嘉思特知识产权代理事务所(普通合伙) 61230 | 代理人: | 万艳艳 |
地址: | 710071*** | 国省代码: | 陕西;61 |
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摘要: | |||
搜索关键词: | 一种 集成 hjd sic vdmosfet 器件 及其 制备 方法 | ||
1.一种集成HJD的SiC VDMOSFET器件,其特征在于,所述SiC VDMOSFET器件包括由下至上依次层叠设置的金属化漏极(15)、N+衬底层(1)和N-外延层(2),所述金属化漏极(15)与所述N+衬底层(1)之间为欧姆接触;所述N-外延层(2)内设置有第一P-基区(3)、第二P-基区(4)、第一P+注入区(5)、第二P+注入区(6)、第一N+注入区(7)、第二N+注入区(8)、第一N-掺杂区(11)、第二N-掺杂区(12),其中,
所述第一P-基区(3)和所述第二P-基区(4)之间通过所述N-外延层(2)间隔设置;
所述第一P+注入区(5)位于所述第一P-基区(3)远离所述第二P-基区(4)的一侧;所述第二P+注入区(6)位于所述第二P-基区(4)远离所述第一P-基区(3)的一侧;
所述第一N+注入区(7)设置在所述第一P-基区(3)内,所述第二N+注入区(8)设置在所述第二P-基区(4)内;
所述第一N-掺杂区(11)设置在所述第一P+注入区(5)远离所述第一P-基区(3)的一侧;所述第二N-掺杂区(12)设置在所述第二P+注入区(6)远离所述第二P-基区(4)的一侧;
在所述第一N-掺杂区(11)上设置有第一P+多晶硅区(13),所述第一N-掺杂区(11)和所述第一P+多晶硅区(13)之间为异质结接触,在所述第二N-掺杂区(12)上设置有第二P+多晶硅区(14),所述第二N-掺杂区(12)和所述第二P+多晶硅区(14)之间为异质结接触。
2.根据权利要求1所述的集成HJD的SiC VDMOSFET器件,其特征在于,所述第一P-基区(3)和所述第二P-基区(4)对称设置,所述第一P-基区(3)和所述第二P-基区(4)具有相同的宽度和深度。
3.根据权利要求1所述的集成HJD的SiC VDMOSFET器件,其特征在于,所述第一P+注入区(5)和所述第二P+注入区(6)对称设置,所述第一P+注入区(5)和所述第二P+注入区(6)具有相同的宽度和深度。
4.根据权利要求1所述的集成HJD的SiC VDMOSFET器件,其特征在于,所述第一N-掺杂区(11)和所述第二N-掺杂区(12)对称设置,所述第一N-掺杂区(11)和所述第二N-掺杂区(12)具有相同的宽度和深度,所述第一N-掺杂区(11)和所述第二N-掺杂区(12)的掺杂浓度大于所述N-外延层(2)的掺杂浓度。
5.根据权利要求1所述的集成HJD的SiC VDMOSFET器件,其特征在于,所述第一N-掺杂区(11)和所述第二N-掺杂区(12)对称设置,所述第一N-掺杂区(11)和所述第二N-掺杂区(12)具有相同的宽度和深度;
所述第一N+注入区(7)的上表面与所述第一P-基区(3)的上表面平齐,所述第一N+注入区(7)的下表面位于所述第一P-基区(3)内;所述第二N+注入区(8)的上表面与所述第二P-基区(4)的上表面平齐,所述第二N+注入区(8)的下表面位于所述第二P-基区(4)内。
6.根据权利要求1所述的集成HJD的SiC VDMOSFET器件,其特征在于,所述第一N+注入区(7)的一侧与所述第一P+注入区(5)相接触,所述第一N+注入区(7)的另一侧设置于所述第一P-基区(3)内,所述第二N+注入区(8)的一侧与所述第二P+注入区(6)相接触,所述第二N+注入区(8)的另一侧设置于所述第二P-基区(4)内;
所述第一P+注入区(5)与所述第一P-基区(3)的侧面相接触;所述第二P+注入区(6)与所述第二P-基区(4)的侧面相接触;
所述第一N-掺杂区(11)与所述第一P+注入区(5)的侧面相接触,所述第二N-掺杂区(12)与所述第二P+注入区(6)的侧面相接触;
所述第一P-基区(3)、所述第二P-基区(4)、所述第一P+注入区(5)、所述第二P+注入区(6)、所述第一N-掺杂区(11)、所述第二N-掺杂区(12)的深度均相同。
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