[发明专利]基于FPGA的芯片DFT测试电路、方法及测试机台

权利要求书

1.一种基于FPGA的芯片DFT测试电路，其特征在于，包括：

测试数据存储器，用于存储芯片DFT的测试向量；

时钟模块，分别与所述测试数据存储器和待测芯片连接，用于接收所述测试向量，并根据所述测试向量向所述待测芯片输出低电平信号或时钟波形信号；

第一数据输出模块，分别与所述测试数据存储器和所述待测芯片连接，用于根据所述测试向量向所述待测芯片输出高电平、低电平或高阻态信号；

第一数据输入模块，分别与所述测试数据存储器和所述待测芯片连接，用于接收所述待测芯片反馈的测试信号，并根据所述测试向量控制比较管脚执行高电平比较、低电平比较或高阻态，输出相应的比较测试结果；

测试结果传输模块，与所述第一数据输入模块连接，用于接收并向外部输出所述比较测试结果；

所述测试数据存储器、所述时钟模块、所述第一数据输出模块、所述第一数据输入模块和所述测试结果传输模块部署于FPGA结构中，通过FPGA信号与所述待测芯片通信连接；

所述时钟模块具体包括：

第一边沿计数器，所述第一边沿计数器由系统时钟驱动并输出边沿计数信息，所述第一边沿计数器的输出端分别与第一同或门的第一输入端、第二同或门的第一输入端和第三同或门的第一输入端连接，所述第一同或门的第二输入端接入第一边沿信号、所述第二同或门的第二输入端接入第二边沿信号、所述第三同或门的第二输入端接入第三边沿信号；

第一选通器，所述第一选通器的第一输入端接入低电平信号，所述第一选通器的第二输入端接入所述时钟模块的输出端，所述第一选通器的选择端接入所述第一同或门的输出端；

第二选通器，所述第二选通器的第一输入端接入所述测试向量，所述第二选通器的第二输入端接入所述第一选通器的输出端，所述第二选通器的选择端接入所述第二同或门的输出端；

第三选通器，所述第三选通器的第一输入端接入低电平信号，所述第三选通器的第二输入端接入所述第二选通器的输出端，所述第三选通器的选择端接入所述第三同或门的输出端；

第一FPGA输出管脚，与所述第三选通器的输出端连接，用于输出低电平信号或时钟波形信号，所述第一FPGA输出管脚的使能信号始终处于高电平；

第一D相触发器，连接于所述第一FPGA输出管脚与所述第三选通器的输出端之间，所述第一选通器的第二输入端连接于所述第一D相触发器和所述时钟模块的输出端之间；

所述第一数据输出模块具体包括：

第二边沿计数器，所述第二边沿计数器由系统时钟驱动并输出边沿计数信息，所述第二边沿计数器的输出端与第四同或门的第一输入端连接，所述第四同或门的第二输入端接入第四边沿信号；

第四选通器，所述第四选通器的第一输入端接入所述第一数据输出模块的输出端，所述第四选通器的第二输入端接入所述测试向量，所述第四选通器的选择端接入所述第四同或门的输出端；

第五选通器，所述第五选通器的第一输入端接入所述第一数据输出模块的输出端，所述第五选通器的第二输入端通过反相器接入所述测试向量，所述第五选通器的选择端接入所述第四同或门的输出端；

第二FPGA输出管脚，与所述第四选通器的输出端连接，用于输出高电平、低电平或高阻态信号，所述第二FPGA输出管脚的使能信号与所述第五选通器的输出端连接；

第二D相触发器，连接于所述第二FPGA输出管脚与所述第四选通器的输出端之间，所述第四选通器的第一输入端连接于所述第二D相触发器和所述第一数据输出模块的输出端之间；

第三D相触发器，连接于所述第二FPGA输出管脚与所述第五选通器的输出端之间，所述第五选通器的第一输入端连接于所述第三D相触发器和所述第一数据输出模块的输出端之间；

所述第一数据输入模块，具体包括：

第三边沿计数器，所述第三边沿计数器由系统时钟驱动并输出边沿计数信息，所述第三边沿计数器的输出端与第五同或门的第一输入端连接，所述第五同或门的第二输入端接入第五边沿信号；

第六选通器，所述第六选通器的第二输入端接入所述第一数据输入模块的输出端，所述第六选通器的选择端与所述第五同或门的输出端连接；

第一FPGA输入管脚，与所述第六选通器的第一输入端连接，用于接收所述测试信号，所述第一FPGA输入管脚的使能信号始终处于低电平；

第四D相触发器，连接于所述第六选通器的输出端与所述第一数据输入模块的输出端之间，所述第六选通器的第二输入端连接于所述第四D相触发器和所述第一数据输入模块的输出端之间；

所述第一FPGA输入管脚接入异或门的第一输入端，所述异或门的第二输入端接入所述测试向量，所述异或门的输出端接入第一与门的第一输入端，所述第一与门的第二输入端接入所述测试向量，所述第一与门的第二输入端低电平有效，所述第一与门的输出端接入所述第六选通器的第一输入端。