[发明专利]一种共漏双MOSFET结构的制作方法

说明书

本发明提供了一种共漏双MOSFET结构的制作方法，其优化共漏MOSFET的源到源的导通电阻值，降低了生产难度和成本的同时，能够制造出厚氧化层的厚度较薄、沟渠的宽度较小的共漏双MOSFET结构，在门极（G1）和门极（G2）之间的核心部分厚氧化层完全是由硅晶体氧化而成，核心区不需要Mask遮挡，Mask的精度要求比以前做法中的Mask要低，且更方便于制造更小沟渠宽度的C2C共漏极金属场效应管，能够制造出核心厚氧化层IPO的厚度较薄、各栅极（G1，G2）沟槽较窄，整体沟渠的宽度（G1+IPO+G2）较小的共漏双MOSFET结构，有效降低了小沟渠的制造难度。

技术领域

本发明涉及微电子行业有机基板的技术领域，具体涉及一种共漏双MOSFET结构的制作方法。

背景技术

目前传统共漏 MOSFET对导通时候，电流需要从一侧的通道先通过EPI层达到介质层，然后通过介质层和背面的厚铜（或厚银）传到另一侧的FET。因为电流所通过的区域电阻率都很高，所以传统结构的共漏 MOSFET对的导通电阻不能很好优化。

因为介质层的电阻率很高，所以传统的共漏MOSFET对在封装之前需要将晶圆片减薄到很薄的程度，这样的减薄工艺需要很特殊的机台才能生产。

同时，为了达到所需要的低阻值，一侧的FET1和对应的FET2需要相对比较大的宽度。例如现在应用广泛的共漏MOSFET的FET1和FET2的宽度至少是300μm，这样电流需要在介质层和背面厚金属中传输最多600μm才能到达另外一侧的FET。

不仅如此，因为背面厚铜的电阻率远小于介质层，大部分电流会通过厚铜传输，所以传统工艺需要在已经很薄的晶圆背面再增加很厚的金属，因为金属和硅晶圆的热膨胀系数不同，生产过程中很容易产生晶圆的翘曲，同时成品的MOSFET也会有机械应力的问题。传统工艺在这些工艺限制和生产困难下不得不牺牲一定的导通电阻值来换取工艺的可行性。

本申请人发明了一种共漏双MOSFET结构，见图1，在门极（栅极沟槽）G1和门极（栅极沟槽）G2之间的厚氧化层(IPO)是先将高密度等离子体氧化物沉积(HDP)填充整个沟渠，然后使用Mask隔挡住沟渠中间的厚氧化层，蚀刻HDP形成单独的两个门极（栅极沟槽）（G1，G2）而成，其优化共漏MOSFET的源到源的导通电阻值，同时降低了生产难度和成本，由于厚氧化层IPO的成型方式采用氧化层(HDP)填充方式，因其厚氧化层的厚度较厚，通过Mask遮挡中间部分沟渠，蚀刻形成栅极沟槽（G1， G2），从而Mask的精度要求较高，栅极沟槽的深宽比也受蚀刻精度限制，因此每一个栅极沟槽宽度较宽，故而整体沟渠的宽度（G1+IPO+G2）较宽，制造小沟渠的难度较大。

发明内容

针对上述问题，本发明提供了一种共漏双MOSFET结构的制作方法，其优化共漏MOSFET的源到源的导通电阻值，降低了生产难度和成本的同时，能够制造出厚氧化层的厚度较薄、沟渠的宽度较小的共漏双MOSFET结构，有效降低了小沟渠的制造难度。

其技术方案如下：

一种共漏双MOSFET结构的制作方法，其特征在于：其包括以下步骤：

（1）、在N-外延上生长薄氧化物；

（2）、在薄氧化物上沉积厚氧化物；

（3）、在硬膜上沉积PR层；

（4）、PR层刻蚀、氧化物刻蚀、沟槽硅刻蚀同时暴露沟槽；

（5）、去除PR；硅圆孔蚀刻；

（6）、移除硬膜，侧壁生长厚氧化层，形成核心部分成型双层厚氧化层；

（7）、核心部分外沟槽PR沉积和OXP掩膜曝光；

（8）、核心部分侧壁氧化层刻蚀；去除PR；

（9）、栅极氧化层生长；