[发明专利]SOI MOS器件及其制作方法

说明书

本发明提供一种SOI MOS器件及其制作方法，所述器件包括：SOI衬底；位于SOI衬底上的栅极结构；位于栅极结构两侧的SOI衬底内的轻掺杂区；位于轻掺杂区内的源区与漏区，漏区的表面与轻掺杂区的表面相重合，源区的表面小于轻掺杂区的表面，且在源区远离栅极结构的一侧暴露出轻掺杂区的部分表面；以及至少位于暴露出的轻掺杂区的表面上的硅化物。本发明通过硅化物与下方的轻掺杂区形成欧姆接触，释放SOI MOS器件在体区内积累的空穴，从而抑制SOI MOS器件的浮体效应，提高器件可靠性；并且方法简单，不会增加器件的面积，并能够与常规CMOS工艺兼容。

技术领域

本发明涉及半导体集成电路技术领域，特别涉及一种SOI MOS器件及其制作方法。

背景技术

半导体集成电路的核心元件是硅基MOSFET器件。集成电路产业的高速发展是以MOSFET器件的尺寸不断按比例缩小为基础的，其特征尺寸的不断缩小，不仅可以极大的提高集成电路的集成密度，还可以提高电路的性能。然而，随着MOSFET器件尺寸缩小到亚微米尺度，越来越趋近各种物理极限，传统的MOSFET器件结构遇到了越来越多的挑战。

绝缘体上的硅(SOI)结构有望替代传统的MOSFET器件用于集成电路生产。SOI结构其不仅可以大幅度的降低寄生电容，并且特别适合于发展低压/低功耗应用，另外SOI器件还具有极佳的抗辐射能力。利用SOI结构发展起来的有两种器件，一种是部分耗尽的SOI器件，另一种是全耗尽的SOI器件。部分耗尽的SOI器件的沟道区硅膜足够厚，沟道耗尽区的宽度要小于硅膜的厚度，这种结构的器件优点是其设计和工作原理与传统的体硅MOSFET器件非常接近。但是其沟道区可能会由于过量空穴积累而出现衬底浮体效应，该效应可以导致器件的性能受到影响。

为了解决部分耗尽SOI MOS的浮体效应，通常采用体接触的方法将体区接到固定电位(例如源端或地)。图1a为传统T型栅结构体接触的俯视图，图1b为传统T型栅结构体接触的剖面图。请参考图1a与图1b所示，在T型栅的一端形成的P+体接触与T型栅下方的P型体区相连，MOS器件工作时，所述P型体区积累的载流子通过所述P+体接触泄放，达到降低所述P型体区电势的目的。

然而，负面作用是造成工艺流程复杂化，寄生效应增加，降低了部分电学性能并且增加了器件面积。

发明内容

本发明的目的在于提供一种SOI MOS器件及其制作方法，制作工艺简单，不增加器件的面积，且能够减小器件的浮体效应。

为解决上述技术问题，根据本发明的第一个方面，提供了一种SOI MOS器件，包括：

SOI衬底；

位于所述SOI衬底上的栅极结构；

位于所述栅极结构两侧的所述SOI衬底内的轻掺杂区；

位于所述栅极结构两侧的所述轻掺杂区内的源区与漏区，所述漏区的表面与所述轻掺杂区的表面相重合，所述源区的表面小于所述轻掺杂区的表面，且所述源区靠近所述栅极结构，在所述源区远离所述栅极结构的一侧暴露出所述轻掺杂区的部分表面；以及

至少位于所述暴露出的轻掺杂区表面上的硅化物。

可选的，所述漏区包含第一漏区与第二漏区，所述第一漏区位于所述轻掺杂区内靠近所述栅极结构的一侧，所述第二漏区位于所述轻掺杂区内远离所述栅极结构一侧。

可选的，所述源区、所述第一漏区与所述第二漏区的掺杂深度均小于所述轻掺杂区的掺杂深度。

可选的，所述SOI衬底上形成有隔离结构，所述栅极结构、所述轻掺杂区以及所述源区与所述漏区均位于相邻所述隔离结构之间；所述轻掺杂区与所述隔离结构相接触，所述轻掺杂区的底部与所述SOI衬底中的埋入氧化层相接触。

为解决上述技术问题，根据本发明的第二个方面，提供了一种SOI MOS器件的制作方法，包括：