[发明专利]一种减少高速PCB产品插损的方法

说明书

本发明公开了一种减少高速PCB产品插损的方法，包括以下步骤，步骤一，设定参数T，T是信号需要的板在叠构里的位置百分比，即T是离TOP层或Bottom层的位置占总层数的百分比，步骤二，设定参数Q，Q是信号层位置的权重，且其分为20％、15％、10％、5％几档，且信号层距离TOP层或Bottom层越近时，权重越大，步骤三，将信号插损标记为Sn，则有SN＝T1×Q1+T2×Q2+……+Tn×Qn。在本发明实施过程中，通过对信号插损的分析，选择对信号插损影响最小的固化条件，从而减小信号插损。

技术领域

本发明属于电路板生产技术领域，具体为一种减少高速PCB产品插损的方法。

背景技术

目前高速PCB产品制造过程中，影响插损的因子有很多，其中设计(包括材料、布线等)约占60％，线路粗糙度15％，绝缘层均匀性5％，线路完整性2％。随着10G和25G+产品的大规模推行，对PCB插入损耗(Insertion Loss)的要求也越来越高。对于高速PCB而言，在设计时材料的选择及设计等是否满足信号完整性要求，这就要求尽量减小插损。

发明内容

针对上述情况，为克服现有技术的缺陷，本发明提供一种减少高速PCB产品插损的方法，有效的解决了背景技术中的问题。

为实现上述目的，本发明提供如下技术方案：一种减少高速PCB产品插损的方法，包括以下步骤，

步骤一，设定参数T，T是信号需要的板在叠构里的位置百分比，即T是离TOP层或Bottom层的位置占总层数的百分比，

步骤二，设定参数Q，Q是信号层位置的权重，且其分为20％、15％、10％、5％几档，且信号层距离TOP层或Bottom层越近时，权重越大，

步骤三，将信号插损标记为Sn，则有

SN＝T1×Q1+T2×Q2+……+Tn×Qn。

优选的，当叠构的总层数为100层时，第5层对应T值为5％，，在L15层的T就是15％，在L75层的T就是25％，L5，L15，L75的信号层的插损为S1，在其他信号层的插损分别为S2，S3，S4……。

优选的，当叠构的总层数为100层时，将1-12层和88-100层设定权重为20％，13-25层和76-87层设定权重为15％，26-37层和63-75层设定权重为10％，38-50层和51-62层设定权重为5％。

与现有技术相比，本发明的有益效果是：

本方法通过对信号插损的分析，选择对信号插损影响最小的固化条件，从而减小信号插损。

具体实施方式

下面将结合本发明的实施例，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例；基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明公开了一种减少高速PCB产品插损的方法，假设有信号需要的板子在叠构里的位置百分比是T，T是离Top层或Bottom层的位置占总层数的百分比，比如总层数是100层，在L5层的T就是5％，在L15层的T就是15％，在L75层的T就是25％，L5，L15，L75的信号层的插损为S1，在其他信号层的插损分别为S2，S3，S4……

设定信号层位置的权重Q，分为20％，15％，10％，5％几档，离Top/Bottom越近权重越大。以100层为例子，将1-12层和88-100层设定权重为20％，13-25层和76-87层设定权重为15％，26-37层和63-75层设定权重为10％，38-50层和51-62层设定权重为5％。

信号插损公式：

Sn＝T1*Q1+T2*Q2+……+Tn*Qn。