[发明专利]一种减少高速PCB产品插损的方法在审
| 申请号： | 202310256512.3 | 申请日： | 2023-03-16 |
| 公开（公告）号： | CN116321741A | 公开（公告）日： | 2023-06-23 |
| 发明（设计）人： | 吴鹏;徐琛 | 申请（专利权）人： | 圆周率半导体（南通）有限公司 |
| 主分类号： | H05K3/00 | 分类号： | H05K3/00 |
| 代理公司： | 佛山市明高知识产权代理事务所(普通合伙) 44701 | 代理人： | 曾金帆 |
| 地址： | 226399 江*** | 国省代码： | 江苏;32 |
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| 摘要： | |||
| 搜索关键词： | 一种 减少 高速 pcb 产品 方法 | ||
【权利要求书】：
1.一种减少高速PCB产品插损的方法，其特征在于：包括以下步骤，
步骤一，设定参数T，T是信号需要的板在叠构里的位置百分比，即T是离TOP层或Bottom层的位置占总层数的百分比，
步骤二，设定参数Q，Q是信号层位置的权重，且其分为20％、15％、10％、5％几档，且信号层距离TOP层或Bottom层越近时，权重越大，
步骤三，将信号插损标记为Sn，则有
SN＝T1×Q1+T2×Q2+……+Tn×Qn。
2.根据权利要求1所述的一种减少高速PCB产品插损的方法，其特征在于：当叠构的总层数为100层时，第5层对应T值为5％，，在L15层的T就是15％，在L75层的T就是25％，L5，L15，L75的信号层的插损为S1，在其他信号层的插损分别为S2，S3，S4……。
3.根据权利要求1所述的一种减少高速PCB产品插损的方法，其特征在于：当叠构的总层数为100层时，将1-12层和88-100层设定权重为20％，13-25层和76-87层设定权重为15％，26-37层和63-75层设定权重为10％，38-50层和51-62层设定权重为5％。
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