[发明专利]半导体器件及其形成方法

说明书

本发明的实施例提供了半导体器件及其形成方法。半导体器件包括：互连结构至少包括第一互连元件和第二互连元件；导电垫层设置在第一互连元件上方并且电连接至第一互连元件；盖层设置在导电垫层上方。盖层包括氮化钛；介电层设置在盖层上方；导电接触件至少垂直延伸穿过介电层的第一部分和盖层，导电接触件通过导电垫层连接至第一互连元件；导电通孔垂直延伸穿过介电层的至少第二部分，导电通孔连接至第二互连元件。

技术领域

本公开的实施例总体涉及半导体领域，更具体地，涉及半导体器件及其形成方法。

背景技术

半导体集成电路(IC)行业经历了指数式的增长。集成电路材料和设计方面的技术进步产生了一代又一代的集成电路，其中每一代的电路都比前一代更小、更复杂。在集成电路的发展工艺中，功能密度(即每芯片面积互连器件的数量)普遍增加，而几何尺寸(即使用制造工艺可以创建的最小元件(或线路))却在减少。这种规模缩小的工艺通常通过提高生产效率和降低相关成本来提供好处。

然而，随着规模缩小工艺的继续，在不出现性能下降的情况下制造集成电路器件变得更加困难。例如，随着器件尺寸变小，各层之间的对准更难实现。为了确保准确的对准，可能需要降低集成电路器件的导电垫的反射率。不幸的是，降低导电垫的反射率的传统技术已经导致器件缺陷，如鼓包。结果，器件产量和/或器件性能可能会恶化。

因此，尽管现有的半导体器件及其制造方法通常足以满足其预期的目的，但它们不是在每个方面都完全令人满意。

发明内容

本发明的一个方面提供了一种半导体器件，包括：互连结构，至少包括第一互连元件和第二互连元件；导电垫层，设置在所述第一互连元件上方并且电连接至所述第一互连元件，其中，所述导电垫层的至少部分掺杂有硅或钌；盖层，设置在所述导电垫层上方，其中，所述盖层包括氮化钛(TiN)或掺杂氧的氮化钛；介电层，设置在所述盖层上方；导电接触件，垂直延伸穿过所述介电层的至少第一部分和所述盖层，其中，所述导电接触件通过所述导电垫层连接至所述第一互连元件；以及导电通孔，垂直延伸穿过所述介电层的至少第二部分，其中，所述导电通孔连接至所述第二互连元件。

本发明的另一个方面提供了一种半导体器件，包括：互连结构，包括至少第一互连元件和第二互连元件；蚀刻停止层，形成在所述互连结构上方；钝化层，形成在所述蚀刻停止层上方；扩散阻挡层，其中，所述扩散阻挡层的第一段至少部分地延伸穿过所述蚀刻停止层并且电连接至所述第一互连元件，并且所述扩散阻挡层的第二段形成在所述钝化层上方；导电垫层，形成在所述扩散阻挡层上方，其中，所述导电垫层包括掺杂硅的铝或掺杂钌的铝；盖层，形成在所述导电垫层上方；介电层，形成在所述盖层上方；导电接触件，垂直延伸穿过所述介电层的至少第一部分和所述盖层，其中，所述导电接触件电连接至所述导电垫层；导电通孔，垂直延伸穿过所述介电层的至少第二部分、所述钝化层和所述蚀刻停止层，其中，所述导电通孔电连接至所述第二互连元件；以及像素，形成在所述导电通孔上方且电连接至所述导电通孔。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳地理解本公开的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。还要强调的是，所附的附图只示出了本公开的典型实施例，但不应视为范围上的限制，因为本公开可能同样适用于其他实施例。

图1A示出了FinFET器件的三维立体图。

图1B示出了FinFET器件的顶视图。

图1C示出了多沟道全环栅电路(GAA)器件的三维立体图。

图2-图21示出了根据本公开的实施例的半导体器件在制造的各个阶段的一系列截面视图。

图22示出了根据本公开的各方面的制造半导体器件的方法的流程图。

图23是示出根据本公开的各个方面的制造半导体器件的方法的流程图。