[发明专利]上拉阻抗校准方法及装置、电子设备在审

申请号：	202310202471.X	申请日：	2023-02-23
公开（公告）号：	CN116052754A	公开（公告）日：	2023-05-02
发明（设计）人：	何飒;沈杰;朱海奇;黄怡仁	申请（专利权）人：	联芸科技（杭州）股份有限公司
主分类号：	G11C29/50	分类号：	G11C29/50
代理公司：	北京国昊天诚知识产权代理有限公司 11315	代理人：	徐晨影
地址：	310051 浙江省杭州市滨江***	国省代码：	浙江;33
权利要求书：	查看更多	说明书：	查看更多
摘要：
搜索关键词：	阻抗校准方法装置电子设备
钻瓜网技术展会专利词库专利权人专利榜在售专利公布日期热门专利

【说明书】：

本申请公开了一种LPDDR4/NV‑LPDDR4的上拉阻抗校准方法及装置、电子设备、可读存储介质，本申请提供的方案包括：获取LPDDR4/NV‑LPDDR4的内存/控制器的上拉驱动模块接入的电源电压、所述上拉驱动模块输出的电压输出高电平、以及所述内存/控制器的片内终结电阻的阻抗；基于所述电源电压、所述电压输出高电平和所述阻抗，确定所述上拉驱动模块的理论阻抗值；基于所述理论阻抗值和预设参考电压，校准所述上拉驱动模块的上拉阻抗。

技术领域

本申请涉及存储器技术领域，尤其涉及一种LPDDR4/NV-LPDDR4的上拉阻抗校准方法及装置、电子设备、可读存储介质。

背景技术

现有LPDDR4/NV-LPDDR4内存的阻抗校准，直接把校准用的参考电压VREF设为对应不同校准模式所需的电压值，例如对于动态随机存储器(Dynamic Random Access Memory，DRAM)类型的内存，参考电压值设置为VDDQ/3或者VDDQ/2.5，VDDQ为DRAM内存的IO电源；对于闪存(Flash Memory)类型的内存，参考电压值设置为VCCQ/3或者VCCQ/2.5，VCCQ为闪存的IO电源，然后把接收端的片内终结(On-Die Termination,ODT)的阻抗值RODT直接等比例复制过来，根据复制过来的ODT阻抗值RODT和参考电压VREF，校准内存的上拉驱动控制器的上拉电阻。对于LPDDR4/NV-LPDDR4的控制器，内存和控制器其一可以作为数据发送端，另一个就会作为接收端。LPDDR4/NV-LPDDR4的控制器的阻抗校准，也是采用上述相同的方式。

然而，上述校准方法需要多个不同的参考电压，需要内建参考电压产生电路，且校准的过程中需要切换不同的参考电压。由此，造成LPDDR4/NV-LPDDR4内存或控制器的上拉阻抗校准过程繁琐且校准成本高的问题。

发明内容

本申请实施例的目的是提供一种LPDDR4/NV-LPDDR4的上拉阻抗校准方法及装置、电子设备、可读存储介质，用以解决现有LPDDR4/NV-LPDDR4的上拉阻抗校准过程繁琐且校准成本高的问题。

为了解决上述技术问题，本说明书是这样实现的：

第一方面，提供了一种LPDDR4/NV-LPDDR4的上拉阻抗校准方法，包括：

获取LPDDR4/NV-LPDDR4的内存/控制器的上拉驱动模块接入的电源电压、所述上拉驱动模块输出的电压输出高电平、以及所述内存/控制器的片内终结电阻的阻抗；

基于所述电源电压、所述电压输出高电平和所述阻抗，确定所述上拉驱动模块的理论阻抗值；

基于所述理论阻抗值和预设参考电压，校准所述上拉驱动模块的上拉阻抗。

可选地，基于所述电源电压、所述电压输出高电平和所述阻抗，确定所述上拉驱动模块的理论阻抗值，包括：

基于所述电源电压、所述电压输出高电平、所述阻抗和下述公式确定所述上拉驱动模块的理论阻抗值：

其中，R_PU表示所述上拉驱动模块的理论阻抗值，VDDQ表示所述电源电压，VOH表示所述电压输出高电平。

可选地，基于不同的校准模式，所述电压输出高电平与所述电源电压的比值不同。