[发明专利]半导体结构及其制备方法

说明书

本申请提供一种半导体结构及其制备方法，涉及半导体技术领域，用于解决接触插塞的接触电阻大的技术问题，该制备方法包括在基底上形成导电层；在导电层上形成第一掩膜层，第一掩膜层具有多个第一掩膜图案；在隔离区的第一掩膜层上形成第二掩膜层，以第二掩膜层为掩膜，刻蚀阵列区的第一掩膜层，以使阵列区的第一掩膜图案形成为第二掩膜图案；利用第一掩膜图案和第二掩膜图案刻蚀导电层，以使阵列区和隔离区的导电层形成多个间隔设置的导电结构；其中，在第二方向上，阵列区的导电结构的特征尺寸小于隔离区的导电结构的特征尺寸；在隔离区的导电结构上形成第一接触插塞。本申请能够减小第一接触插塞的接触电阻。

技术领域

本申请涉及半导体制造技术领域，尤其涉及一种半导体结构及其制备方法。

背景技术

动态随机存储器(Dynamic Random Access Memory，简称DRAM)是常用的半导体存储器件，包括许多重复的存储单元。每个存储单元通常包括晶体管和电容器，晶体管的栅极与字线(Word Line，简称WL)相连、漏极与位线(Bit Line，简称BL)相连、源极与电容器相连。

随着半导体芯片的不断发展，其关键尺寸不断减小，DRAM中的阵列区和隔离区形成的器件的横截面的关键尺寸也在不断的减小，例如，在隔离区制作与位线末端接触连接的接触插塞时，通常是先制作暴露位线的沟槽，并在沟槽内填充导电材料，以形成接触插塞，从而使得位线通过接触插塞与外部器件电性连接。

然而，相关技术中，随着位线等结构的关键尺寸的不断减小，导致在浅沟道隔离区制作暴露位线的沟槽时容易出现过刻蚀甚至穿孔的现象，以及后续在沟槽中制备的接触插塞的接触电阻大的技术问题。

发明内容

鉴于上述问题，本申请实施例提供一种半导体结构及其制备方法，能够避免在制作沟槽时易出现过刻蚀甚至穿孔的现象，同时能够减小半导体结构中形成的接触插塞的接触电阻，从而提高半导体结构的电学性能的可靠性。

为了实现上述目的，本申请实施例提供如下技术方案：

本申请实施例第一方面提供一种半导体结构的制备方法，包括：

提供基底，并在所述基底上形成导电层，所述基底具有阵列区、隔离区和外围电路区，所述隔离区位于所述阵列区和所述外围电路区之间；

在所述导电层上形成第一掩膜层，所述阵列区和所述隔离区所对应的所述第一掩膜层具有多个第一掩膜图案，各所述第一掩膜图案沿第一方向延伸；

在所述隔离区的所述第一掩膜层上形成第二掩膜层，并以所述第二掩膜层为掩膜，刻蚀所述阵列区的所述第一掩膜层，以使所述阵列区的所述第一掩膜层中的所述第一掩膜图案形成为第二掩膜图案；

利用所述第一掩膜图案和所述第二掩膜图案刻蚀所述导电层，以使所述隔离区和所述阵列区保留的所述导电层形成为多个间隔设置的导电结构；所述阵列区的所述导电结构在第二方向上的特征尺寸小于所述隔离区的所述导电结构在所述第二方向上的特征尺寸，且隔离区的导电结构与其在同一延伸方向上对应的所述阵列区的所述导电结构连接，其中，所述第一方向与所述第二方向相互垂直；

在所述隔离区的所述导电结构上形成第一接触插塞。

作为一种可选的实施方式，在所述导电层上形成第一掩膜层，所述阵列区和所述隔离区所对应的所述第一掩膜层具有多个第一掩膜图案的步骤中，具体包括：

采用原子层沉积工艺、化学气相沉积工艺、物理气相沉积工艺中的一者，在所述导电层上形成第一初始掩膜基层；

在所述阵列区和所述隔离区所对应的所述第一初始掩膜基层上形成第一掩膜图案层；

图案化所述第一掩膜图案层，以形成多个第一掩膜图案，所述第一初始掩膜基层和所述第一掩膜图案层共同形成所述第一掩膜层；其中，第一掩膜图案在所述第二方向上的特征尺寸为第一尺寸。