[发明专利]半导体结构及其制备方法在审
申请号: | 202310174777.9 | 申请日: | 2023-02-23 |
公开(公告)号: | CN116017976A | 公开(公告)日: | 2023-04-25 |
发明(设计)人: | 曹新满;吴耆贤;黄炜 | 申请(专利权)人: | 长鑫存储技术有限公司 |
主分类号: | H10B12/00 | 分类号: | H10B12/00;H01L23/528;H01L23/522 |
代理公司: | 北京同立钧成知识产权代理有限公司 11205 | 代理人: | 丁鑫;刘芳 |
地址: | 230601 安徽省合肥市*** | 国省代码: | 安徽;34 |
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摘要: | |||
搜索关键词: | 半导体 结构 及其 制备 方法 | ||
1.一种半导体结构的制备方法,其特征在于,包括:
提供基底,并在所述基底上形成导电层,所述基底具有阵列区、隔离区和外围电路区,所述隔离区位于所述阵列区和所述外围电路区之间;
在所述导电层上形成第一掩膜层,所述阵列区和所述隔离区所对应的所述第一掩膜层具有多个第一掩膜图案,各所述第一掩膜图案沿第一方向延伸;
在所述隔离区的所述第一掩膜层上形成第二掩膜层,并以所述第二掩膜层为掩膜,刻蚀所述阵列区的所述第一掩膜层,以使所述阵列区的所述第一掩膜层中的所述第一掩膜图案形成为第二掩膜图案;
利用所述第一掩膜图案和所述第二掩膜图案刻蚀所述导电层,以使所述隔离区和所述阵列区保留的所述导电层形成为多个间隔设置的导电结构;所述阵列区的所述导电结构在第二方向上的特征尺寸小于所述隔离区的所述导电结构在所述第二方向上的特征尺寸,且隔离区的导电结构与其在同一延伸方向上对应的所述阵列区的所述导电结构连接,其中,所述第一方向与所述第二方向相互垂直;
在所述隔离区的所述导电结构上形成第一接触插塞。
2.根据权利要求1所述的半导体结构的制备方法,其特征在于,在所述导电层上形成第一掩膜层,所述阵列区和所述隔离区所对应的所述第一掩膜层具有多个第一掩膜图案的步骤中,具体包括:
采用原子层沉积工艺、化学气相沉积工艺、物理气相沉积工艺中的一者,在所述导电层上形成第一初始掩膜基层;
在所述阵列区和所述隔离区所对应的所述第一初始掩膜基层上形成第一掩膜图案层;
图案化所述第一掩膜图案层,以形成多个第一掩膜图案,所述第一初始掩膜基层和所述第一掩膜图案层共同形成所述第一掩膜层;其中,第一掩膜图案在所述第二方向上的特征尺寸为第一尺寸。
3.根据权利要求2所述的半导体结构的制备方法,其特征在于,以所述第二掩膜层为掩膜,刻蚀所述阵列区的所述第一掩膜层的步骤中,包括:
以所述第二掩膜层为掩膜,采用湿法刻蚀或干法刻蚀工艺刻蚀所述阵列区的各所述第一掩膜图案,以使所述第一掩膜图案形成为第二掩膜图案,其中,所述第二掩膜图案在所述第二方向上的特征尺寸为第二尺寸;
其中,所述第二尺寸小于所述第一尺寸。
4.根据权利要求1-3中任一项所述的半导体结构的制备方法,其特征在于,所述利用所述第一掩膜图案和所述第二掩膜图案刻蚀所述导电层,以使在所述阵列区和所述隔离区保留的所述导电层形成为多个间隔设置的导电结构的步骤中,包括:
以所述第一掩膜图案为掩膜,刻蚀所述阵列区的所述导电层;同时以第二掩膜图案为掩膜,刻蚀所述隔离区的所述导电层,以在所述阵列区和所述隔离区分别同步形成导电结构。
5.根据权利要求4所述的半导体结构的制备方法,其特征在于,在所述隔离区的所述导电结构上形成第一接触插塞的步骤中,具体包括:
在相邻所述导电结构之间以及所述导电结构上形成介质层;
去除所述隔离区中各所述导电结构上的所述介质层,以形成第一沟槽,所述第一沟槽暴露所述导电结构的表面;
在所述第一沟槽中填充导电材料,所述第一沟槽中的所述导电材料形成为与所述导电结构接触连接的第一接触插塞。
6.根据权利要求1-3中任一项所述的半导体结构的制备方法,其特征在于,在所述隔离区的所述第一掩膜层上形成第二掩膜层的同时,还包括:
在所述外围电路区同步形成第二掩膜层。
7.根据权利要求5所述的半导体结构的制备方法,其特征在于,还包括:
在所述隔离区的所述导电结构上形成第一接触插塞的同时,同步在所述外围电路区形成第二接触插塞;
其中,所述外围电路区包括晶体管,所述晶体管包括源/漏极,所述第二接触插塞与所述源/漏极电性连接。
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