[发明专利]总线转换装置、方法以及系统

说明书

本公开的实施例提供了一种总线转换装置、方法以及系统，应用于计算机硬件技术领域。所述装置包括写地址通道从握手模块，用于抓取第一AXI设备的写地址通道编号；编号缓存FIFO模块，用于缓存写地址通道编号；写通道包完成判断模块，用于抓取包完成标志，并在抓取完成后触发编号缓存FIFO模块更新缓存后的写地址通道编号；写通道编号输出模块，用于当编号缓存FIFO模块为空时，将写地址通道编号作为第二AXI设备的写数据通道编号输出；还用于当编号缓存FIFO模块非空时，将缓存后的写地址通道编号作为第二AXI设备的写数据通道编号输出。以此方式，可以在同时采用不同版本AXI设备的系统架构中，令系统集成时可以兼容多协议版本设备。

技术领域

本公开涉及计算机技术领域，尤其涉及计算机硬件技术领域，具体涉及一种总线转换装置、方法以及系统。

背景技术

一种主/从设备互联的总线协议(Advanced eXtensible Interface，AXI)可以以较高的时钟频率工作，不需要复杂的桥接便可以满足大量设备互联需求。在当前的系统架构中，或全部使用AXI4设备，或全部使用AXI3设备。在采用AXI4设备的系统中，若需要采用AXI3设备，即在同时采用AXI3设备和AXI4设备的系统架构中，需要对已有AXI3设备进行重新设计修改，而这对于已经成熟稳定的设备来说，会存在修改带来的额外风险，对于一些已封装无法修改的设备只能弃用。基于此，在同时采用AXI3设备和AXI4设备的系统架构中，存在系统集成时多协议版本设备不兼容的问题。

发明内容

本公开提供了一种总线转换装置、方法以及系统。

根据本公开的第一方面，提供了一种总线转换装置。该装置包括：

写地址通道从握手模块，用于抓取第一AXI设备的写地址通道编号；

编号缓存FIFO模块，用于缓存所述写地址通道编号；

写通道包完成判断模块，用于抓取包完成标志，并在抓取完成后触发所述编号缓存FIFO模块更新缓存后的所述写地址通道编号；

写通道编号输出模块，用于当所述编号缓存FIFO模块为空时，将所述写地址通道编号作为第二AXI设备的写数据通道编号输出；还用于当所述编号缓存FIFO模块非空时，将缓存后的所述写地址通道编号作为第二AXI设备的写数据通道编号输出。

如上所述的方面和任一可能的实现方式，进一步提供一种实现方式，所述写通道包完成判断模块，还用于在输出第二AXI设备的写数据通道编号的情况下，发送更新指令至所述编号缓存FIFO模块，所述更新指令用于触发所述编号缓存FIFO模块根据所述包完成标志更新缓存后的所述写地址通道编号。

如上所述的方面和任一可能的实现方式，进一步提供一种实现方式，所述装置还包括写地址通道主握手模块，用于传递所述写地址通道从握手模块的写地址信号，在所述编号缓存FIFO模块缓存满的情况下通过VALID信号置0停止向第二AXI设备传输。

如上所述的方面和任一可能的实现方式，进一步提供一种实现方式，所述写地址通道从握手模块，还用于在所述编号缓存FIFO模块缓存满的情况下通过READY信号置0反压第一AXI设备停止传输。

根据本公开的第二方面，提供了一种XX方法。该方法包括：

抓取第一AXI设备的写地址通道编号；

抓取包完成标志；

缓存所述写地址通道编号；

当FIFO为空时，将所述写地址通道编号作为第二AXI设备的写数据通道编号输出；

当FIFO非空时，将缓存后的所述写地址通道编号作为第二AXI设备的写数据通道编号输出。

如上所述的方面和任一可能的实现方式，进一步提供一种实现方式，所述方法还包括：