[发明专利]一种芯片同步时钟之间电路跳变故障测试方法

权利要求书

1.一种芯片同步时钟之间电路跳变故障测试方法，其特征在于：所述测试方法中，在芯片同步时钟测试电路中，在PLL输出时钟后面连接pulse_ctrl模块，所述pulse_ctrl模块产生内部时钟和复位；

测试电路中还包括divider模块，所述divider模块包括分频电路，用以产生分频时钟；

测试电路中还包括syn_occ模块，所述syn_occ模块控制分频时钟的脉冲输出；

pulse_ctrl模块输出clock_out作为芯片分频电路的参考时钟；

故障测试时，pulse_ctrl模块的输出信号div_rstn控制分频电路的复位端rstn，并参与sync_occ模块的测试时钟产生。

2.如权利要求1所述的一种芯片同步时钟之间电路跳变故障测试方法，其特征在于，所述

pulse_ctrl模块：

在扫描链移位阶段div_rstn输出为0；

在扫描链移位阶段clock_out输出为0；

在扫描链捕获阶段div_rstn输出从0变为1的时刻可调。

3.如权利要求1所述的一种芯片同步时钟之间电路跳变故障测试方法，其特征在于：所述

pulse_ctrl模块中，pulse_ctrl/clock_out输出脉冲个数可配置。

4.如权利要求2所述的一种芯片同步时钟之间电路跳变故障测试方法，其特征在于：所述

pulse_ctrl模块中，pulse_ctrl/div_rstn变为1之后到pulse_ctrl/clock_out开始输出的时间间隔可配置。

5.如权利要求1所述的一种芯片同步时钟之间电路跳变故障测试方法，其特征在于，所述

pulse_ctrl模块中：

在扫描链捕获阶段，所有分频电路的复位和参考时钟输入在同一时刻发生，输出时钟之间的相位关系确定；

在扫描链捕获阶段，pulse_ctrl/div_rstn控制syn_occ的工作，pulse_ctrl/div_rstn在时钟沿之前稳定，不进行时钟同步和时序约束。

6.如权利要求1所述的一种芯片同步时钟之间电路跳变故障测试方法，其特征在于，所述

pulse_ctrl模块中：pulse_ctrl电路扫描链移位使能信号不进行时钟约束。

7.如权利要求1所述的一种芯片同步时钟之间电路跳变故障测试方法，其特征在于，所述divider模块中：

分频电路在扫描链移位阶段时钟输出为0；

分频电路的复位端发生变化时，其参考时钟为0；

复位端与时钟之间不进行时序约束。

8.如权利要求1所述的一种芯片同步时钟之间电路跳变故障测试方法，其特征在于，所述

pulse_ctrl模块中，pulse_ctrl模块的div_rstn输出由3个寄存器产生；

第一寄存器r0，用以捕获scan_shift_enable取反后的信号值，捕获时钟为扫描连的移位时钟；

第二和第三寄存器r1和r2，均为同步寄存器，同步时钟为PLL的输出时钟。

9.如权利要求1所述的一种芯片同步时钟之间电路跳变故障测试方法，其特征在于，所述syn_occ模块中，sync_occ模块的clock_out输出时钟, 在扫描链移位阶段，其为扫描链移位时钟；在扫描捕获阶段，其为内部产生的测试时钟。

10.如权利要求9所述的一种芯片同步时钟之间电路跳变故障测试方法，其特征在于，所述syn_occ模块的cp_ctrl子模块中：

在扫描链移位阶段，寄存器r[7:0]顺次移进scan_in的值；

在扫描链捕获阶段，当div_rstn变为1之后，r[7:0]控制测试时钟脉冲的输出，当r[0]为1时，测试时钟输出脉冲，当r[0]为0时，测试时钟输出0。

11.如权利要求10所述的一种芯片同步时钟之间电路跳变故障测试方法，其特征在于，所述cp_ctrl子模块中的r寄存器，r[7:0]为应用实例，其位宽根据具体需求可配置。