[发明专利]晶体管的退化结果的提取方法、可靠性分析方法

说明书

本发明公开了一种晶体管的退化结果的提取方法、可靠性分析方法。其中电路设计的晶体管的退化结果的提取方法，包括：对选定的标准单元库的标准单元的网表文件进行解析，得到标准单元的晶体管的详细信息并推导得到标准单元的信号的逻辑关系以及晶体管三个端口的电平与晶体管退化的关系；再推导得到每个晶体管的退化逻辑关系式；求解得到所有晶体管的退化逻辑关系式为真时的信号电平组合情况；根据输入的工作激励对电路设计进行仿真得到信号的统计信息；最后计算得到每一个晶体管的退化时间；将晶体管的退化时间代入到可靠性模型得到晶体管的退化结果。本发明对退化应力的提取准确度可以更加逼近SPICE级的仿真。

技术领域

本发明涉及数字电路的可靠性分析的技术领域，尤其涉及一种晶体管的退化结果的提取方法。

背景技术

随着CMOS集成电路器件尺寸的快速缩小，器件退化所导致的电路性能影响越来越明显，尤其是对时序的影响尤为显著，所以在电路设计阶段需要一种快速准确的可靠性时序评估方法。另外，电路设计中越接近底层物理实现，则越具象，越接近功能描述，则越抽象。由于电路层级是比晶体管层级更高的抽象级别，因而如何在电路层级感知所有标准单元中的晶体管的退化状态是直接决定此方法是否准确的关键因素。标准单元包括反相器、与门、寄存器、选择器、全加器等多种基本单元。

现有技术中采用的方法一般都是先采取逻辑仿真获取信号特征，并对数字标准单元串并联结构加以分析得到每个晶体管的退化状态。然而由于标准单元内部信号之间存在逻辑相关性，传统方法无法在计算退化状态时感知这种相关性进而导致额外的误差。

因此，如何提供一种晶体管的退化结果的提取方法来获取此种逻辑相关性是提高电路可靠性分析准确性的关键。

发明内容

为了解决现有技术中计算退化结果时存在额外的误差的技术问题，本发明提出了晶体管的退化结果的提取方法、可靠性分析方法。

本发明提出电路设计的晶体管的退化结果的提取方法，包括：

对选定的标准单元库的标准单元的网表文件进行解析，得到标准单元的晶体管的详细信息；

根据所述晶体管的详细信息推导得到所述标准单元的信号的逻辑关系以及所述晶体管三个端口的电平与晶体管退化的关系；

根据所述标准单元的信号的逻辑关系以及所述晶体管三个端口的电平与晶体管退化的关系推导得到每个晶体管的退化逻辑关系式；

求解得到所有晶体管的退化逻辑关系式为真时的信号电平组合情况；

根据输入的工作激励对待验证可靠性的电路设计进行仿真得到信号的统计信息；

根据信号的统计信息以及所得到的信号电平组合情况计算得到每一个晶体管的退化时间；

将晶体管的退化时间代入到可靠性模型得到晶体管的退化结果。

进一步，所述晶体管的详细信息包括：标准单元的晶体管类型、晶体管之间的连接关系以及所述标准单元内部的所有信号。

进一步，所述标准单元的信号的逻辑关系通过以下步骤得到：

将晶体管详细信息中的标准单元内部的所有信号作为节点，所述节点包括电源节点、地节点、中间信号节点；

将晶体管转换为线，并根据所述晶体管类型以及晶体管之间的连接关系连接所述晶体管的源极和漏极两端的所述节点，形成无向有环图；

遍历所述无向有环图中中间信号节点与电源信号节点之间的所有路径，和/或遍历中间信号节点与地节点之间的所有路径，同时筛除掉环路路径，得到中间信号的路径关系同时记录这些路径经过的晶体管信息；

根据所述中间信号的路径关系得到所述标准单元的信号的逻辑表达式。