[实用新型]半导体封装

说明书

本实用新型提供一种半导体封装，包括背侧重布线结构、前侧重布线结构、包封体以及穿孔。背侧重布线结构包括第一介电层、第二介电层、第一金属化图案以及第二金属化图案。第二介电层位于所述第一介电层上。第一金属化图案，位于所述第一介电层与所述第二介电层之间，其中所述第二介电层延伸穿过所述第一金属化图案以形成介电槽。第二金属化图案，其中所述第二介电层位于所述第一金属化图案与所述第二金属化图案之间。包封体位于所述背侧重布线结构与所述前侧重布线结构之间。穿孔延伸穿过所述包封体，所述穿孔与所述第二金属化图案实体耦合，其中所述介电槽在俯视图中与所述穿孔重叠。

技术领域

本实用新型涉及一种集成电路，且尤其是涉及一种半导体封装。

背景技术

由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的不断提高，半导体行业已经历快速发展。在很大程度上，集成密度的提高源于最小特征大小(minimum feature size)的迭代减小，此使得能够将更多的组件整合至给定的面积中。随着对日益缩小的电子装置的需求的增长，出现了对更小且更具创造性的半导体管芯封装技术的需求。此种封装系统的一个实例是叠层封装(Package-on-Package，PoP)技术。在PoP装置中，顶部半导体封装堆叠于底部半导体封装顶上，以提供高集成水平及组件密度。PoP技术一般能够使得在印刷电路板(printed circuit board，PCB)上生产具有增强的功能性及小的覆盖区(footprint)的半导体装置。

实用新型内容

本实用新型提供一种半导体封装包括背侧重布线结构、前侧重布线结构、包封体以及穿孔。所述背侧重布线结构包括：第一介电层；第二介电层，位于第一介电层上；第一金属化图案，位于第一介电层与第二介电层之间，其中第二介电层延伸穿过第一金属化图案以形成介电槽；以及第二金属化图案，其中第二介电层位于第一金属化图案与第二金属化图案之间。所述包封体位于背侧重布线结构与前侧重布线结构之间。所述穿孔延伸穿过包封体，所述穿孔与第二金属化图案实体耦合，其中介电槽在俯视图中与穿孔重叠。

本实用新型的一种半导体封装包括前侧重布线结构、背侧重布线结构、集成电路管芯、包封体以及穿孔。所述背侧重布线结构包括：第一介电层；第一金属化图案，位于第一介电层上；粘合层，位于第一金属化图案上，其中第一金属化图案位于粘合层与第一介电层之间，其中粘合层的一部分在俯视图中与穿孔重叠；第二介电层，位于粘合层上，其中粘合层位于第二介电层与第一金属化图案之间；以及第二金属化图案，位于第二介电层上，其中第二介电层位于第二金属化图案与粘合层之间。所述集成电路管芯电性耦合至前侧重布线结构，所述集成电路管芯位于前侧重布线结构与背侧重布线结构之间。所述包封体围绕集成电路管芯延伸。所述穿孔延伸穿过包封体，所述穿孔将前侧重布线结构电性耦合至背侧重布线结构。

为让本实用新型的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

通过结合附图阅读以下详细说明，会最佳地理解本实用新型的态样。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。

图1示出根据一些实施例的集成电路管芯的剖视图。

图2、图3A至图3E、图4A至图4E、图5A、图5B、图6A、图6B、图7A至图7D、图8A、图8B、图9A、图9B及图10至图19示出根据一些实施例的用于形成封装组件的工艺期间的中间步骤的剖视图及俯视图。

图20、图21A、图21B及图21C示出根据一些实施例的设备堆叠的形成及实施的剖视图及俯视图。

图22A、图22B、图23A、图23B、图24及图25示出根据一些实施例的用于形成封装组件的工艺期间的中间步骤的剖视图。

图26A、图26B及图26C示出根据一些实施例的设备堆叠的形成及实施的剖视图及俯视图。