[实用新型]一种基于存储器、计数器的时序控制电路

说明书

本实用新型提供的一种基于存储器、计数器的时序控制电路；包括依次连接的时钟电路、分频电路、计数器输出电路、存储器电路、逻辑电路，所述时钟电路通晶振产生时钟信号；所述分频电路通过计数器将时钟信号分频，所述计数器输出电路根据时钟信号输出计数值到储存器，储存器根据计数值通过逻辑电路输出对应的地址信号。本实用新型通过计数器产生时钟信号控制存储器输出相应的高低电平信号，由于不需要软件控制，所以减少了软件开发工作和周期，避免了由于软件控制而带来的不可靠性。

技术领域

本实用新型涉及一种基于存储器、计数器的时序控制电路。

背景技术

时序控制电路是嵌入式数字电路中的重要组成部分，尤其在时序控制器、电气控制电路、点火装置中，需要根据输入的指令信号，按照一定的逻辑时序输出相应的信号。目前时序控制电路多采用单片机、可编程逻辑单元等电路实现，而采用单片机、可编程逻辑器还需要复杂的外围供电电路、存储配置电路增加了电路的复杂性，同时还要进行复杂的软件编程以对逻辑器进行控制，不但使实现时序控制所需的时间、人力及成本等均高，并且软件了合理性也决定了时序控制的可靠性。为了降低成本、减少开发周期、提高时序控制电路的可靠性，如公开号为CN1052127C公开的扫描时序产生器，通过寄存器和解码器产生控制信号控制时钟产生器生成像素时钟，然后通过水平定时产生器、垂直定时产生器、合成定时产生器分别输出不同的计数值。

实用新型内容

为解决上述技术问题，本实用新型提供了一种基于存储器、计数器的时序控制电路。

本实用新型通过以下技术方案得以实现。

本实用新型提供的一种基于存储器、计数器的时序控制电路；包括依次连接的时钟电路、分频电路、计数器输出电路、存储器电路、逻辑电路，

所述时钟电路通晶振产生时钟信号；所述分频电路通过计数器将时钟信号分频，所述计数器输出电路根据时钟信号输出计数值到储存器，储存器根据计数值通过逻辑电路输出对应的地址信号。

所述时钟电路包括晶振Z1和电容C1，晶振Z1的OUT引脚与计数器U1的CKI引脚连接，VCC引脚与电源VCC连接，GND引脚接地，所述电容C1的一端接地另一端与晶振Z1的VCC引脚连接。

所述分频电路包括计数器U1、电容C5、与门U3A，计数器U1的CLR、GND引脚接地，QL引脚与与门U3A的A引脚连接，VCC引脚与电源VCC连接并通过电容C5接地。

所述计数输出电路包括计数器U5、计数器U6、与门U3B，与门U3B的输入A引脚与连接输入信号IN，输入引脚B与存储器U4的I/O6引脚连接，输出引脚Y与计数器U5的RST引脚及计数器U6的RST引脚连接；

计数器U5的Q1～Q12引脚分别与存储器U4的A1～A12引脚相连，VDD引脚与电源VCC连接且通过电容C3接地；

计数器U6的CLK引脚与计数器U5连接，Q1～Q4引脚分别与存储器U4的A12～A16引脚连接，VCC引脚与电源VCC连接并通过电容C7接地。

所述储存器电路包括存储器U4，存储器U4的I/O0、I/O1、I/O2引脚分别与三输入与门U2A的A引脚、三输入与门U2B的A引脚、三输入与门U2C的A引脚连接，I/O3引脚与三输入与门U2A、三输入与门U2B、三输入与门U2C的B引脚连接，I/O4与三输入与门U2A、三输入与门U2B、三输入与门U2C的C引脚连接，WE引脚和 VCC引脚与电源VCC连接并通过电容C8接地，CE引脚和OE引脚接地，I/O6引脚依次连接电阻R1和电容C6后与GND引脚接地；所述三输入与门U2A、三输入与门U2B、三输入与门U2C的VCC引脚和GND引脚分别与电源VCC和接地端GND连接，三输入与门U2A的VCC引脚还通过电容C4接地。

本实用新型的有益效果在于：通过计数器产生时钟信号控制存储器输出相应的高低电平信号，由于不需要软件控制，所以减少了软件开发工作和周期，避免了由于软件控制而带来的不可靠性。