[实用新型]一种基于存储器、计数器的时序控制电路

权利要求书

1.一种基于存储器、计数器的时序控制电路，其特征在于：包括依次连接的时钟电路、分频电路、计数器输出电路、存储器电路，所述时钟电路通晶振产生时钟信号；

所述时钟电路包括晶振Z1和电容C1，晶振Z1的OUT引脚与计数器U1的CKI引脚连接，VCC引脚与电源VCC连接，GND引脚接地，所述电容C1的一端接地另一端与晶振Z1的VCC引脚连接。

2.如权利要求1所述的基于存储器、计数器的时序控制电路，其特征在于：所述分频电路包括计数器U1、电容C5、与门U3A，计数器U1的CLR、GND引脚接地，QL引脚与与门U3A的A引脚连接，VCC引脚与电源VCC连接并通过电容C5接地。

3.如权利要求1所述的基于存储器、计数器的时序控制电路，其特征在于：所述计数输出电路包括计数器U5、计数器U6、与门U3B，与门U3B的输入A引脚与连接输入信号IN，输入引脚B与存储器U4的I/O6引脚连接，输出引脚Y与计数器U5的RST引脚及计数器U6的RST引脚连接；

计数器U5的Q1～Q12引脚分别与存储器U4的A1～A12引脚相连，VDD引脚与电源VCC连接且通过电容C3接地；

计数器U6的CLK引脚与计数器U5连接，Q1～Q4引脚分别与存储器U4的A12～A16引脚连接，VCC引脚与电源VCC连接并通过电容C7接地。

4.如权利要求1所述的基于存储器、计数器的时序控制电路，其特征在于：所述存储器电路包括存储器U4，存储器U4的I/O0、I/O1、I/O2引脚分别与三输入与门U2A的A引脚、三输入与门U2B的A引脚、三输入与门U2C的A引脚连接，I/O3引脚与三输入与门U2A、三输入与门U2B、三输入与门U2C的B引脚连接，I/O4与三输入与门U2A、三输入与门U2B、三输入与门U2C的C引脚连接，WE引脚和VCC引脚与电源VCC连接并通过电容C8接地，CE引脚和OE引脚接地，I/O6引脚依次连接电阻R1和电容C6后与GND引脚接地；所述三输入与门U2A、三输入与门U2B、三输入与门U2C的VCC引脚和GND引脚分别与电源VCC和接地端GND连接，三输入与门U2A的VCC引脚还通过电容C4接地。