[发明专利]一种基于RDL识别点的多芯片堆叠距离测量方法

说明书

本发明公开了一种基于RDL识别点的多芯片堆叠距离测量方法，涉及多芯片堆叠距离测量方法技术领域；为了更方便高效的测量；具体包括如下步骤：晶圆在设计RDL布线时，在边缘空白区域设计RDL布线位置；在设计位置增加2条RDL布线作为距离识别点；堆叠DIE1；堆叠DIE2；观察DIE2的边缘是否在DIE1两个距离识别点中间，是则转入S7步骤，否则转入S6步骤；判定DIE2位置偏移；堆叠合格。本发明不需要额外测量设备，只需要通过显微镜观察来判断位置是否偏移，适合大批量生产的检查，检查效率高；本发明直接在设计RDL时同步设计距离识别点，不增加任何RDL工艺成本。

技术领域

本发明涉及多芯片堆叠距离测量方法技术领域，尤其涉及一种基于RDL识别点的多芯片堆叠距离测量方法。

背景技术

一些存储芯片在堆叠封装时需要先进行RDL布线，例如LPDDR的DIE在做多层DIE堆叠之前，需要通过RDL工艺将中心pad引出到边缘，方便键合工艺；

DIE与DIE堆叠时，需要控制DIE到DIE的距离L为一个固定范围，例如距离L需要控制在150～300um之间，小于150um会导致键合时劈刀撞到DIE2导致报废；大于300um会导致键合线过长浪费材料，4颗或者8颗堆叠甚至超出封装基板尺寸；

一般需要使用专业测量设备对DIE与DIE的距离进行测量，从而判定芯片位置是否偏移。

通过专业测量设备进行测量成本较高，检验速度较慢，因此，亟需一种成本低检验高效的多芯片堆叠距离测量方法。

发明内容

本发明的目的是为了解决现有技术中存在的缺点，而提出的一种基于RDL识别点的多芯片堆叠距离测量方法。

为了实现上述目的，本发明采用了如下技术方案：

一种基于RDL识别点的多芯片堆叠距离测量方法，包括如下步骤：

S1：晶圆在设计RDL布线时，在边缘空白区域设计RDL布线位置；

S2：在设计位置增加2条RDL布线作为距离识别点；

S3：堆叠DIE1；

S4：堆叠DIE2；

S5：观察DIE2的边缘是否在DIE1两个距离识别点中间，是则转入S7步骤，否则转入S6步骤；

S6：判定DIE2位置偏移；

S7：堆叠合格。

优选的：所述S1、S2步骤中，设定DIE1一侧边缘与DIE2一侧边缘之间的标准间距为L1，2条RDL布线的中心位置到芯片边缘距离为L2，2条RDL布线的间距为X，其中，L1＝L2。

进一步的：所述S4步骤中，堆叠DIE2时，设定DIE1一侧边缘与DIE2一侧边缘之间的实际堆叠间距为L3，其中L2-X/2＜L3＜L2+X/2为合格，超出该范围视为DIE2位置偏移。

进一步优选的：所述S1、S2步骤中，根据实际产品设计来设定合理的允许偏差D，即L2＝L1±D，偏差值D的范围在20-50um。

作为本发明一种优选的：所述S4步骤中，堆叠DIE2时，设定DIE1一侧边缘与DIE2一侧边缘之间的实际堆叠间距为L3，其中L2-X/2-D＜L3＜L2+X/2+D为合格，超出该范围视为DIE2位置偏移。

作为本发明进一步优选的：所述S7步骤结束后，对下一个DIE进行堆叠，此时，位于最上方的原DIE2作为新的DIE1，下一个需要堆叠的DIE作为新的DIE2，并重复上述步骤。

作为本发明再进一步的方案：包括如下步骤：

S1：晶圆在设计RDL布线时，在边缘空白区域设计RDL布线位置；