[发明专利]一种芯片上电检测电路、方法及FPGA芯片

权利要求书

1.一种芯片上电检测电路，其特征在于：包括：

内核电源模块、上电检测模块、第一IO电源模块和第二IO电源模块；

所述上电检测模块包括第一电路节点、第二电路节点和第一开关单元；

所述内核电源模块用于内核电源上电以获得供电电压，其输出端通过第二开关单元与所述第一电路节点连接；

所述第一IO电源模块和第二IO电源模块用于IO电源上电以获得供电电压，其中所述第一IO电源模块的输出端与所述第一电路节点连接，所述第二IO电源模块的输出端与所述第二电路节点连接；

所述第一开关单元用于控制所述第一电路节点、第二电路节点的逻辑电平同步，并与所述上电检测模块的输出逻辑电平相反；

所述输出逻辑电平用于控制芯片是否启动工作。

2.根据权利要求1所述的芯片上电检测电路，其特征在于：所述内核电源模块包括第一配置电阻；所述第二开关单元包括第一选通开关；

所述第一配置电阻的第一端连接所述内核电源模块的上电引脚，第二端与所述第一选通开关的输入端共接构成第三电路节点；

所述第一选通开关接地且输出端与所述第一电路节点连接；

所述第三电路节点与所述第一IO电源模块的电源线节点连接。

3.根据权利要求2所述的芯片上电检测电路，其特征在于：所述第一选通开关为一个第一NMOS晶体管；所述第一NMOS晶体管的栅极与所述第三电路节点连接，源极接地，漏极与所述第一电路节点连接。

4.根据权利要求2所述的芯片上电检测电路，其特征在于：所述第一IO电源模块包括第一PMOS晶体管、第二PMOS晶体管和第三PMOS晶体管；

所述第一PMOS晶体管、第二PMOS晶体管和第三PMOS晶体管的栅极分别与所述电源线节点连接；

所述第一PMOS晶体管的漏极连接所述第一IO电源模块的上电引脚，源极连接第二PMOS晶体管的漏极；

所述第二PMOS晶体管的源极连接所述第三PMOS晶体管的漏极；

所述第三PMOS晶体管的源极连接所述第一电路节点。

5.根据权利要求2至4任一项所述的芯片上电检测电路，其特征在于：所述第一开关单元包括第二NMOS晶体管、第三NMOS晶体管、第四PMOS晶体管、第五PMOS晶体管、第六PMOS晶体管、第七PMOS晶体管、第四电路节点、第五电路节点和电压线节点；

所述第二NMOS晶体管的栅极连接所述电源线节点，源极接地，漏极与所述第四PMOS晶体管的源极共接所述第五电路节点；

所述第四PMOS晶体管的栅极连接所述电源线节点，漏极连接所述第五PMOS晶体管的源极；

所述第五PMOS晶体管的漏极连接所述第二电路节点，栅极连接所述第四电路节点；

所述第三NMOS晶体管的源极接地，栅极与所述第七PMOS晶体管的栅极共接所述第一电路节点，漏极与所述第七PMOS晶体管的源极共接所述第四电路节点；

所述第六PMOS晶体管的源极与所述第七PMOS晶体管的漏极共接所述电压线节点；

所述第六PMOS晶体管的栅极连接所述第五电路节点，漏极连接所述第二电路节点。

6.根据权利要求5所述的芯片上电检测电路，其特征在于：所述第一开关单元还包括第四NMOS晶体管、第五NMOS晶体管、第八PMOS晶体管和第九PMOS晶体管；

所述第四NMOS晶体管的源极接地，栅极与所述第八PMOS晶体管的栅极共接所述第四电路节点；

所述第八PMOS晶体管的漏极连接所述电压线节点；

所述第四NMOS晶体管的漏极、所述第八PMOS晶体管的源极、所述第五NMOS晶体管的栅极、所述第九PMOS晶体管的栅极共接；

所述第四NMOS晶体管的源极接地，漏极与所述第九PMOS晶体管的源极共接所述上电检测模块的输出信号引脚；

所述第九PMOS晶体管的漏极连接所述电压线节点。