[发明专利]数据处理器和电子设备

说明书

本公开提供了一种数据处理器和电子设备，该处理器包括：数据预处理电路配置为对经由输入端接收的待处理数据进行预处理，得到第一运算结果；确定电路与数据预处理电路电连接，配置为根据待处理数据的标识符和在后处理周期的待处理数据的标识符，确定当前处理周期的待处理数据与在后处理周期的待处理数据是否为累加数据，得到确定结果；数据归一化电路与确定电路电连接，配置为将第一运算结果进行归一化处理；以及根据确定结果，将归一化后的第一运算结果输出至数据预处理电路；数据运算电路与数据归一化电路电连接，配置为对归一化后的第一运算结果进行处理，得到针对当前处理周期的第二运算结果。

技术领域

本公开涉及浮点数的运算技术领域，更具体地，涉及一种数据处理器和电子设备。

背景技术

随着人工智能以及大数据技术的快速发展，对计算机的计算能力要求越来越高。各类机器学习算法如混合精度训练(Mixed Precision Training，MPT)在增加神经网络大小时会提高计算的准确性，但同时也会增加训练模型的内存和计算需求。MPT使用半精度浮点数(Float Point 32，FP16)存储权重和梯度，在减少占用内存的同时起到了加速训练的效果。

相关技术中，为了尽量不丢失精度的同时便于浮点运算，通常使用非标的FP48(Float Point 48)来保存累加(Psum)结果。以及，为了支持多种数据类型(如Int8、Uint8、Int1 6、FPl 6)的Psum运算，计算单元采用加法器复用的形式来节省面积。由于浮点数的加法单次运算需要经过对阶、尾数求和、规格化、舍入和溢出检测等五个步骤，这些步骤通常需要2～3个时钟周期(Clock Cycle)来完成运算过程。对于主频高的网络处理器(NPU)芯片需要更多的时钟来进行运算处理。

然而，在连续相同地址的数据需要累加运算的情况下，浮点加法器由于不能像整型数据加法一样单时钟周期产生运算结果，就会产生数据等待。这样会降低加法器的利用率，影响浮点数的计算速度。

发明内容

本公开提出了一种数据处理器和电子设备。

根据本公开的第一方面，提出了一种数据处理器，包括：数据预处理电路，包括输入端和输出端；数据预处理电路配置为对经由输入端接收的待处理数据进行预处理，得到第一运算结果，其中，待处理数据包括标识符，以及经由输出端输出第一运算结果；确定电路，与数据预处理电路电连接，配置为根据待处理数据的标识符和在后处理周期的待处理数据的标识符，确定当前处理周期的待处理数据与在后处理周期的待处理数据是否为累加数据，得到确定结果；其中，在后处理周期为当前处理周期的下一处理周期；数据归一化电路，与确定电路电连接，配置为将第一运算结果进行归一化处理；以及根据确定结果，将归一化后的第一运算结果输出至数据预处理电路；数据运算电路，与数据归一化电路电连接，配置为对归一化后的第一运算结果进行处理，得到针对当前处理周期的第二运算结果。

例如，数据归一化电路包括：数据归一化子电路，与确定电路电连接，配置为将第一运算结果进行归一化处理，得到归一化后的第一运算结果；第一寄存器，与数据归一化子电路电连接，配置为将归一化后的第一运算结果进行延时处理，得到延时后的第一运算结果；以及根据确定结果，将延时后的第一运算结果输出至数据预处理电路；其中，延时后的第一运算结果用于预处理在后处理周期的待处理数据，以完成对在后处理周期的待处理数据的处理。

例如，数据运算电路包括：舍入子电路，配置为对归一化后的第一运算结果进行舍入处理，得到舍入后的第一运算结果；溢出检查子电路，配置为对舍入后的第一运算结果进行溢出检查，得到溢出检查结果；后舍入子电路，配置为根据溢出检查结果，对舍入后的第一运算结果进行后舍入处理，得到针对当前处理周期的第二运算结果。

例如，数据预处理电路包括：移位对阶子电路，配置为对待处理数据进行移位对阶处理，得到第一中间数据；第一运算子电路，配置为对第一中间数据进行运算处理，得到第一运算结果。