[发明专利]一种扇出型封装方法及结构

说明书

本公开实施例提供一种扇出型封装方法及结构，包括：分别提供桥接芯片模组和功能芯片；桥接芯片模组包括桥接芯片以及围设于桥接芯片的第一塑封层，桥接芯片和功能芯片的正面导电凸块；在第一塑封层的正面形成有导电柱；在第一塑封层和桥接芯片的正面形成重布线层；将功能芯片固定于对应的桥接芯片；在功能芯片外围形成第二塑封层将其包裹，形成封装体；减薄第一塑封层的背面至露出所述导电柱和所述桥接芯片；分别在所述桥接芯片和所述导电柱形成焊球；对所述封装体进行切割，获得单个子封装体。本公开通过第一塑封层和其导电柱及重布线层将功能信号引出，实现高密度互联，缩减工艺流程和开发周期；减小芯片间距离，电性能更好，成本更低。

技术领域

本公开实施例属于半导体技术领域，具体涉及一种扇出型封装方法及结构。

背景技术

随着集成电路制造工艺发展，晶体管物理尺寸突破受到的制造工艺和经济性的双重挑战，为不断提升芯片性能(延续/超越摩尔定律)业界在下述两个方向不断探索：

晶体管缩放技术：采用FinFET(鳍式场效应管)、GAA(Gate-All-Around,环绕式栅极)等工艺；系统效率最大化：例如算法优化、系统设计优化、新材料以及制造方法等。最终的落脚点仍是在有限的空间中实现更强的性能和更低的功耗。

先进封装为芯片的功能拓展增加了可能性，使得功能密度提升，缩短互联长度实现系统重构，先进封装的三个重要指标：1.功能多样化；2.连接多样化；3.堆叠多样化。从而实现了芯片高密度集成，性能提升，芯片微型化,成本下降的巨大潜力。在这样背景下通过先进封装实现芯片功能密度提升。目前，常见的先进封装多维芯片连接技术使用TSV、EMIBinterposer等技术实现芯片间Die to Die互联，但是，这种多维芯片连接技术工艺复杂实现，封装阶段成本高且研发周期长。其中，硅中介层有TSV的集成是最常见的一种2.5D集成技术，芯片通常通过Micro-Bump和中介层相连接，作为中介层的硅基板采用Bump和基板相连。一般是将两种不同的芯片垂直堆叠，并通过TSV电气连接在一起，并和下方的基板互连，有时候需要在芯片表面制作RDL来连接上下层的TSV。

当前先进封装一个芯片同时存在多核CPU、GPU、FPGA和其他专用加速器及MCU、DSP、NPU的功能集成，特别地存在各类存储/电源模块和多种I/O和中远程通讯等功能。以上这些技术普遍存在缺点是成本高，研发周期长，不能实现灵活的进行远距离芯片间复杂信号传输的缺点。

相对较大现有技术中至少存在如下问题：

(1)芯片互联技术工艺复杂开发周期长；

(2)封装阶段成本相对较高；

(3)受限于TSV工艺I/O不高且L/S线宽线距较大≥10um；

(4)Die to Die物理距离相对较大。

发明内容

本公开实施例旨在至少解决现有技术中存在的技术问题之一，提供一种扇出型封装方法及结构。

本公开实施例的一个方面提供一种扇出型封装方法。所述封

装方法包括：

分别提供桥接芯片模组和功能芯片；其中，所述桥接芯片模组包括桥接芯片以及围设于所述桥接芯片外侧的第一塑封层，所述桥接芯片的第一表面形成有第一导电凸块，所述功能芯片的第一表面形成有第二导电凸块；

在所述第一塑封层的第一表面形成向其第二表面延伸的导电柱；

在所述第一塑封层和所述桥接芯片的第一表面形成重布线层，所述重布线层分别与所述第一导电凸块和所述导电柱的第一端电连接；

将所述功能芯片的第一表面固定于对应的所述桥接芯片，使得所述第二导电凸块与所述重布线层电连接；