[发明专利]一种基于波兹编码方案的数字域存内计算电路及方法

说明书

本发明是一种基于波兹编码方案的数字域存内计算电路及方法，该电路由多个存算单元在列上重复排列构成，每个存算单元包括4个SRAM存储单元阵列、4个波兹乘法单元阵列、4个多通道加法树单元、1个外部移位加法单元，在列上重复排列的多个存算单元共用1个波兹编码输入单元。SRAM存储单元阵列用于存储计算时需要的权重数据。波兹编码输入单元对外部输入进行波兹编码，波兹乘法单元进行乘操作，多通道加法树单元对多个波兹乘法结果累加，外部移位加法单元对于4个加法树的输出进行移位相加，组合输出多位计算结果。本发明受工艺、电压、温度影响小，计算的速度和准确度高；突破了数字域存内计算周期多的瓶颈，提升吞吐率，实现全精度计算。

技术领域

本发明涉及集成电路设计领域，具体涉及一种基于波兹编码方案的数字域存内计算电路。

背景技术

在传统的冯·诺依曼架构中，中央处理器和存储器分离，两者通过带宽有限的接口传输数据。随着集成电路设计技术及制造工艺的不断发展，处理器的性能大幅提升，而存储器带宽又是有限的，因此数据传输延迟大、能耗高的问题愈为严重，存储器的性能制约了系统整体性能的进一步提升，这也被称作冯诺依曼架构的存储墙问题。此外，人工智能技术蓬勃发展使处理器的计算量大幅增加。对于传统的冯诺依曼架构的处理器来说，大量的能耗和时间消耗在数据的传输上，处理器往往难以达到神经网络对算力和能效的需求。

存内计算(Computing-in-Memory,CIM)是解决存储墙问题的一种可行方法。在存算一体架构下，存储器既保留了存储和读写的功能，又可以支持神经网络中常见的一些逻辑或乘加运算。处理器和存储器之间传输存内计算的结果，减少了两者之间数据的传输量，降低了存储器带宽低对系统整体吞吐量的影响，也使得耗费在数据传输上的能耗降低，系统的能量效率提升。

静态随机存储器(Static Random Access Memory,SRAM)是易失性存储器的一种，具有CMOS工艺兼容、存取速度快，静态功耗低，耐久度高等优点，是存内计算常见的存储器。目前，SRAM-CIM可根据计算方式分为时域、模拟域和数字域计算。

时域计算的主流方案通常是使用反相器链实现延时，输入和权重值控制延时的长短，延时通过反相器链累加后通过时间数字转换器(Time to Digital Convertor,TDC)量化为数字域结果。时域计算使用延时长短表征计算结果，突破了模拟域中工作电压对计算精度的限制。但时序存内计算方案受工艺、电压、温度(PVT)影响严重，若延时单元线性度和匹配度差，则经过延时链累加后的结果难以通过TDC正确量化。并且TDC面积开销大，对参考时钟的频率和稳定性要求高。部分TDC设计时为了减少片上时钟的影响引入内部延时链或锁相环等结构，又进一步增加了TDC的面积和功耗开销。

模拟域计算将输入的数据以及存储的权重由数字域转化成电压、电流等模拟量进行计算，计算结束后再将结果量化到数字域。随着存内计算精度的提升，由于电路的工作电压存在上限，模拟信号的信号裕度被进一步压缩，对模数转换的精度有极高的要求，而高精度模拟数字转换器(Analog to Digital Converter,ADC)及数字模拟转换器(Digital toAnalog Converter,DAC)将会带来巨大的延时和功耗开销，降低了系统算力能耗比。因此，对模拟域存内计算来说，高精度和高算力能耗比是互相制约的。

数字域计算在计算时只涉及数字逻辑，计算的精度和准确率较高，但在累加过程中使用的加法器存在功耗和面积开销大等问题。数字逻辑计算在一次运算中仅能实现单比特乘或加，并行度较低，计算乘法需要较多的的逻辑电路及连线，将会导致版图走线困难，面积开销大。

发明内容