[发明专利]半导体结构、半导体结构的制造方法及芯片

说明书

本发明实施例公开的半导体结构、半导体结构的制造方法及芯片，涉及半导体技术领域，便于高效、低成本解决天线效应违例的问题。所述半导体结构，包括：半导体衬底；第一MOS管，生长于所述有源区中，包括：源极、漏极及栅极，所述源极和漏极之间设有隔离层，所述隔离层为所述场区的一部分，所述栅极位于所述隔离层的上方，所述源极、漏极及隔离层形成MOM电容；所述源极和漏极分别连接至半导体衬底上，所述栅极连接至上方的电源网络上；物理单元，生长于所述有源区中，且与所述第一MOS管隔离设置，所述物理单元的一端与所述电源网络连接，所述物理单元的另一端连接至所述半导体衬底。本发明适用于芯片设计及制造场景中。

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体结构、半导体结构的制造方法及芯片。

背景技术

随着集成电路飞速发展,超大规模SOC(System-on-a-Chip，系统级芯片)逐渐成为业界的焦点，随着工艺尺寸不断缩小，栅的尺寸越来越小，金属的层数越来越多，发生天线效应的风险就越大。而天线效应严重制约着集成电路的高质量发展。

本申请的发明人在实现本发明创造的过程中发现：在高性能CPU大规模芯片物理实现中，会使用大量的特定的decap cell(Decoupling capacitor cell，一种去耦电容单元，也称为解耦电容)结构，由于这种结构的特殊性，在硬核(Hard IP)之上的顶层物理实现中,由于使用电源网络，金属面积过大，因此发生天线效应违例的风险也越高。

发明内容

有鉴于此，本发明实施例提供一种半导体结构、半导体结构制造方法及芯片，便于高效、低成本解决天线效应违例的问题。

为达到上述发明目的，采用如下技术方案：

根据本发明实施例的第一个方面，提供了一种半导体结构，包括：

半导体衬底，用于在其表面形成有源区和场区，所述有源区用于生长器件，所述场区用于将有源区隔离成不同的部分；

第一MOS管，生长于所述有源区中，包括：源极、漏极及栅极，所述源极和漏极之间设有隔离层，所述隔离层为所述场区的一部分，所述栅极位于所述隔离层的上方，所述源极、漏极及隔离层形成MOM电容；

所述源极和漏极分别连接至半导体衬底上，所述栅极连接至上方的电源网络上；

物理单元，生长于所述有源区中，且与所述第一MOS管隔离设置，所述物理单元的一端与所述电源网络连接，所述物理单元的另一端连接至所述半导体衬底。

可选的，所述物理单元为去耦单元。

可选的，所述去耦单元，由生长于所述有源区的第二MOS管形成。

可选的，所述第二MOS管为PMOS管，生长所述第二MOS管的有源区为N阱区域。

可选的，所述半导体衬底为P型衬底，所述P型衬底连接至接地点。

根据本发明实施例的第二个方面，提供一种半导体结构的制造方法，所述方法包括：提供一半导体衬底；在所述半导体衬底上形成有源区和场区，所述场区用于将有源区隔离成不同的部分；在所述有源区形成第一MOS管及物理单元，并分别通过上下层间互联至上方的电源网络上；将所述电源网络通过所述物理单元接入半导体衬底上；在半导体刻蚀工艺中，将电源网络累积的电荷离子通过物理单元泄放至所述半导体衬底。

可选地，所述方法还包括：在所述将所述电源网络通过所述物理单元接入半导体衬底上之前、之后或同时，将所述半导体衬底接入接地点；所述在半导体刻蚀工艺中，将电源网络累积的电荷离子通过物理单元泄放至所述半导体衬底包括：在半导体刻蚀工艺中，将电源网络累积的电荷离子通过所述物理单元泄放至所述半导体衬底之后，将电荷离子释放至接地点。

可选地，所述物理单元为去耦单元。