[发明专利]半导体测试结构及其制备方法

说明书

本发明公开了一种半导体测试结构及其制备方法。所述半导体测试结构，包括：第一测试模块，所述第一测试模块包括沿第一方向延伸的至少一第一子测试模块，所述第一子测试模块包括形成于半导体衬底上的多个第一测试单元；多个所述第一测试单元沿所述第一方向间隔排布、且多个所述第一测试单元的关键尺寸沿所述第一方向逐渐改变，以用于在所述第一方向上对半导体器件的不同工艺窗口进行测试。本发明可以对半导体器件的不同工艺窗口进行测试，从而选择适用于目标膜层和/或目标结构的合适关键尺寸以优化工艺窗口，进而采用优化后的工艺窗口应用于相应的半导体器件制程中，以有效提高半导体器件的制备良率。

技术领域

本发明涉及集成电路制造技术领域，尤其涉及一种半导体测试结构及其制备方法。

背景技术

随着集成电路技术的不断发展，为了提高电路集成度和速度，大规模集成电路的金属层多采用多层金属布线。多层金属化产生了用金属填充接触孔(CT)的需要，以便在金属层之间形成电通路。在晶圆生产过程中，由于技术节点不断升级，产品工艺尺寸逐渐减小，对接触孔的蚀刻工艺窗口要求越来越高。

静态随机存储器(SRAM)由于其低压操作、速度快得到广泛应用。为保证SRAM能够获得最大容量，新的技术节点中SRAM使用到设计规则(Design Rule)所允许的最小尺寸，其中以6个晶体管T1～T6为一个存储单元的SRAM最为常见，如图1所示。6个晶体管T1～T6连接至相应的位线BL、互补位线BLB以及字线WL。

在6T-SRAM布局中，共享接触孔(Share CT)由于占用面积小而得到广泛应用。如图2所示，在6T-SRAM布局中，共享接触孔23落在有源区(AA)21和栅极(Gate)22上，有源区21上还设有接触孔(CT)24。由于共享接触孔具有较大的制程关键尺寸(CD)，在刻蚀工艺下会导致过多的金属硅化物(Salicide)消耗，增加接触电阻。同时由于共享接触孔在刻蚀过程中落在不同区域，其刻蚀同样会对侧面栅结构形貌造成影响。

因此，如何有效检测孔结构刻蚀中金属硅化物过刻蚀量以及不同关键尺寸共享接触孔对栅侧壁形貌的影响，是目前亟待解决的问题。

发明内容

本发明所要解决的技术问题是，提供一种半导体测试结构及其制备方法，以有效检测孔结构刻蚀中金属硅化物过刻蚀量以及不同关键尺寸共享接触孔对栅侧壁形貌的影响。

为解决上述问题，本发明一实施例提供了一种半导体测试结构，包括：第一测试模块，所述第一测试模块包括沿第一方向延伸的至少一第一子测试模块，所述第一子测试模块包括形成于半导体衬底上的多个第一测试单元；多个所述第一测试单元沿所述第一方向间隔排布、且多个所述第一测试单元的关键尺寸沿所述第一方向逐渐改变，以用于在所述第一方向上对半导体器件的不同工艺窗口进行测试。

在一些实施例中，所述关键尺寸沿所述第一方向以等差或等比数列形式逐渐增加。

在一些实施例中，所述第一测试模块包括沿所述第一方向延伸并沿第二方向间隔排布的多个第一子测试模块，多个所述第一子测试模块的设置相同；其中，所述第二方向垂直于所述第一方向。

为解决上述问题，本发明一实施例还提供了一种半导体测试结构的制备方法，包括：提供一半导体衬底；于所述半导体衬底上形成沿所述第一方向间隔排布的多个第一测试单元，从而形成包括沿第一方向延伸的至少一第一子测试模块的第一测试模块，多个所述第一测试单元的关键尺寸沿所述第一方向逐渐改变，以用于在所述第一方向上对半导体器件的不同工艺窗口进行测试。

在一些实施例中，所述方法进一步包括：于所述半导体衬底上形成沿所述第二方向间隔排布的多个第二测试单元，从而形成包括沿第二方向延伸的至少一第二子测试模块的第二测试模块，多个所述第二测试单元的关键尺寸沿所述第二方向逐渐改变，以用于在所述第二方向上对半导体器件的不同工艺窗口进行测试；其中，所述第二测试模块与所述第一测试模块相邻，所述第二方向垂直于所述第一方向。