[发明专利]半导体结构的制造方法及半导体结构

说明书

本公开实施例提供一种半导体结构的制造方法及半导体结构，半导体结构的制造方法包括在贯穿导电层的第一开口中形成第一介质层，其中，第一介质层覆盖第一开口的底面及侧面和导电层的顶面，且位于第一开口内的第一介质层围成第二初始开口，第二初始开口顶部的宽度小于第二初始开口中部的宽度，并刻蚀以减薄位于第一开口内的第一介质层，使得由第一开口内剩余第一介质层围成第二开口，其顶部的宽度小于其中部的宽度，还在减薄后的第一介质层上形成第二介质层，第二介质层封堵第二开口顶部，从而通过位于第二开口内的第二介质层以及位于第二开口顶部的第二介质层围成气隙。如此，本公开实施例至少可以形成具有较大宽度的气隙以减小寄生电容。

技术领域

本公开实施例涉及半导体制造领域，特别涉及一种半导体结构的制造方法及半导体结构。

背景技术

随着半导体制造技术的发展，为达到更大的资料存储量、更快的运算速度以及更多功能，半导体向更高集成度发展，半导体器件的元件密度得以增加，但同时缩小了半导体器件中的元件之间的尺寸和间隙，进而引发其他问题。例如，对于任意两个相邻的导电结构而言，减小相邻导电结构之间的距离会致使寄生电容增加，增加的寄生电容会致使功率消耗的增加以及电容电阻延迟(RC delay)，从而对半导体器件的整体性能产生负面影响。

因此，如何减小导电结构的电容电阻延迟成为本领域技术人员研究的热点之一。

发明内容

本公开实施例提供一种半导体结构的制造方法及半导体结构，至少有利于增加形成的气隙尺寸，从而能够降低形成的半导体结构的电容电阻延迟。

根据本公开一些实施例，本申请实施例一方面提供一种半导体结构的制造方法，包括：提供基底以及位于所述基底上的导电层，其中，所述导电层具有贯穿所述导电层的第一开口；形成第一介质层，所述第一介质层覆盖所述第一开口的底面和侧面，且还位于所述导电层的顶面，其中，位于所述第一开口内的所述第一介质层围成第二初始开口，所述第二初始开口顶部的宽度小于所述第二初始开口中部的宽度；刻蚀以减薄位于所述第一开口内的所述第一介质层，其中，位于所述第一开口内的剩余的所述第一介质层围成第二开口，所述第二开口顶部的宽度小于所述第二开口中部的宽度；形成第二介质层，所述第二介质层覆盖剩余的所述第一介质层且还封堵所述第二开口顶部，位于所述第二开口内的所述第二介质层以及位于所述第二开口顶部的所述第二介质层围成气隙。

在一些实施例中，在刻蚀以减薄位于所述第一开口内的所述第一介质层之前，还包括：在所述第一介质层表面形成牺牲层，其中，位于所述导电层顶面上的所述牺牲层具有第一厚度，位于所述第二初始开口侧面上的所述牺牲层具有第二厚度，位于所述第二初始开口底部的所述牺牲层具有第三厚度，所述第一厚度大于所述第二厚度，所述第一厚度还大于所述第三厚度；在刻蚀以减薄位于所述第一开口内的所述第一介质层之前，还刻蚀所述牺牲层。

在一些实施例中，刻蚀以减薄位于所述第一开口内的所述第一介质层的步骤，还包括：响应于位于所述导电层顶面上的所述牺牲层被完全刻蚀去除，停止刻蚀位于所述第一开口内的所述第一介质层。

在一些实施例中，形成所述牺牲层的工艺包括物理气相沉积或化学气相沉积。

在一些实施例中，所述牺牲层的材料包括Ti或TiN。

在一些实施例中，在同一工艺步骤中，采用湿法刻蚀工艺，刻蚀所述牺牲层以及位于所述第一开口内的所述第一介质层。

在一些实施例中，在刻蚀以减薄位于所述第一开口内的所述第一介质层之前，形成于所述导电层顶面的所述第一介质层具有第四厚度，形成于所述第一开口顶部的所述第一介质层具有第五厚度，形成于所述第一开口中部的所述第一介质层具有第六厚度，形成于所述第一开口底面的所述第一介质层具有第七厚度，其中，所述第五厚度大于所述第四厚度，所述第五厚度大于所述第六厚度，所述第五厚度大于所述第七厚度。