[发明专利]一种测试电路及latch up规则验证方法

说明书

本发明提供一种测试电路及latch up规则验证方法，反相器包括顺次连接的第一至第N反相器；Tie‑high电路；第一至第N反相器中每个反相器分别包括相互连接的一个NMOS和一个PMOS；第一反相器的输入端连接Tie‑high电路的输出端；第N反相器的输出端悬空；Tie‑high电路包括：第一、第二NMOS和第一、第二PMOS；第一、第二PMOS的栅极相连；第一、第二PMOS的bulk端与各自的源极分别连接至电压VDD；第一PMOS的漏极作为Tie‑high电路的输出端；第二PMOS的漏极连接至第二NMOS的栅极；第一、第二NMOS的漏极、第一NMOS的栅极共同连接至第一、第二PMOS的栅极；第一、第二NMOS的bulk端以及各自的源极分别接地；第一至第N反相器中每个反相器的PMOS的源极连接电压VDD；第一至第N反相器中每个反相器的NMOS的源极接地。

技术领域

本发明涉及半导体技术领域，特别是涉及一种测试电路及latch up规则验证方法。

背景技术

随着半导体制造技术的发展，封装密度和集成度越来越高，产生Latch up(闩锁效应)的可能性会越来越大。Latch up产生的过度电流量可能会使芯片产生永久性的破坏，latch up的防范是IC layout的最重要措施之一。

由于latch up效应比较容易发生在IO区域，因此有大量IO device相关的测试结构，而针对core device的测试结构很少，因此我们设计了这样一个测试电路来填补这一空缺。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种测试电路及latch up规则验证方法，用于解决现有技术中缺少关于core layout的测试结构的latch up规则验证方法的问题。

为实现上述目的及其他相关目的，本发明提供一种测试电路，至少包括：

反相器；所述反相器包括顺次连接的第一至第N反相器；Tie-high电路；

所述第一至第N反相器中每个反相器分别包括相互连接的一个NMOS和一个PMOS；

所述第一反相器的输入端连接所述Tie-high电路的输出端；所述第N反相器的输出端悬空；

所述Tie-high电路包括：第一、第二NMOS和第一、第二PMOS；所述第一、第二PMOS的栅极相连；所述第一、第二PMOS的bulk端与各自的源极分别连接至电压VDD；所述第一PMOS的漏极作为所述Tie-high电路的输出端；所述第二PMOS的漏极连接至所述第二NMOS的栅极；

所述第一、第二NMOS的漏极、第一NMOS的栅极共同连接至所述第一、第二PMOS的栅极；所述第一、第二NMOS的bulk端以及各自的源极分别接地；

所述第一至第N反相器中每个反相器的所述PMOS的源极连接电压VDD；所述第一至第N反相器中每个反相器的所述NMOS的源极接地。

优选地，所述第一至第N反相器的顺次连接方式为：所述第一至第N-1反相器中每个反相器的所述PMOS的漏极与该反相器中的所述NMOS的漏极相连，并顺次连接至下一个反相器中的所述PMOS和NMOS的栅极；所述第一反相器中所述PMOS和NMOS的栅极连接至所述Tie-high电路的输出端。

优选地，所述测试电路还包括连接在所述Tie-high电路输入端的dummy器件单元以及与所述dummy器件单元输入端连接的END CAP单元；所述dummy器件单元的输出端与所述Tie-high电路的输入端连接。

优选地，所述测试电路还包括连接在所述第N反相器中PMOS和NMOS漏极的dummy器件单元以及与该dummy器件单元输出端连接的END CAP单元。

优选地，所述END CAP单元用于接触衬底。