[发明专利]一种测试电路及latch up规则验证方法

权利要求书

1.一种测试电路，其特征在于，至少包括：

反相器；所述反相器包括顺次连接的第一至第N反相器；Tie-high电路；

所述第一至第N反相器中每个反相器分别包括相互连接的一个NMOS和一个PMOS；

所述第一反相器的输入端连接所述Tie-high电路的输出端；所述第N反相器的输出端悬空；

所述Tie-high电路包括：第一、第二NMOS和第一、第二PMOS；所述第一、第二PMOS的栅极相连；所述第一、第二PMOS的bulk端与各自的源极分别连接至电压VDD；所述第一PMOS的漏极作为所述Tie-high电路的输出端；所述第二PMOS的漏极连接至所述第二NMOS的栅极；

所述第一、第二NMOS的漏极、第一NMOS的栅极共同连接至所述第一、第二PMOS的栅极；所述第一、第二NMOS的bulk端以及各自的源极分别接地；

所述第一至第N反相器中每个反相器的所述PMOS的源极连接电压VDD；所述第一至第N反相器中每个反相器的所述NMOS的源极接地。

2.根据权利要求1所述的测试电路，其特征在于：所述第一至第N反相器的顺次连接方式为：所述第一至第N-1反相器中每个反相器的所述PMOS的漏极与该反相器中的所述NMOS的漏极相连，并顺次连接至下一个反相器中的所述PMOS和NMOS的栅极；所述第一反相器中所述PMOS和NMOS的栅极连接至所述Tie-high电路的输出端。

3.根据权利要求1所述的测试电路，其特征在于：所述测试电路还包括连接在所述Tie-high电路输入端的dummy器件单元以及与所述dummy器件单元输入端连接的END CAP单元；所述dummy器件单元的输出端与所述Tie-high电路的输入端连接。

4.根据权利要求3所述的测试电路，其特征在于：所述测试电路还包括连接在所述第N反相器中PMOS和NMOS漏极的dummy器件单元以及与该dummy器件单元输出端连接的END CAP单元。

5.根据权利要求4所述的测试电路，其特征在于：所述END CAP单元用于接触衬底。

6.根据权利要求1所述的测试电路，其特征在于：所述Tie-high电路用于对所述测试电路产生自偏置。

7.根据权利要求1所述的测试电路，其特征在于：对于所述第一至第N反相器中的PMOS的版图，在同一N阱中，所述PMOS有源区至与该PMOS有源区最近的N+有源区的距离大于30μm时，该测试电路在运行时发生latch up。

8.根据权利要求7所述的测试电路，其特征在于：对于所述第一至第N反相器中的NMOS的版图，在同一P阱中，所述NMOS有源区至与该NMOS有源区最近的P+有源区的距离大于30μm时，该测试电路在运行时发生latch up。

9.根据权利要求1至8任意一项所述的测试电路的latch up规则验证方法，其特征在于，至少包括：

步骤一、提供所述测试电路；

步骤二、将所述电压VDD的值置为VCC；测试所述电压VDD到地电压VSS之间的电流值Idd1；

步骤三、将所述电压VDD的值加至1.5VCC，之后再降至VCC，测试所述电压VDD到地电压VSS之间的电流值Idd2；

步骤四、将所述电流值Idd1与所述电流值Idd2进行比较，若所述电流值Idd2大于所述电流值Idd1的1.4倍，则所述测试电路在步骤三中的加压过程中发生latch up。