[发明专利]CHT技术处理器的SOC架构

说明书

本发明涉及集成电路领域，特别是CHT技术(单发射多线程动态循环并行技术)处理器SOC设计架构；整个技术体系架构包括：主处理节点、协处理节点、专用硬件节点、易失性存储节点、高级协议节点、低级协议节点、非易失性存储节点、存储总线矩阵、系统总线矩阵、外部设备节点、无线通信部件、电源管理部件、模拟量调节部件、时钟管理部件、流程设计部件、管脚映射部件。本发明创造了一种适用于CHT技术处理器的SOC架构，发明了一种全新的SOC技术体系。

技术领域

本发明涉及集成电路领域，特别是CHT技术(单发射多线程动态循环并行技术，以下简称CHT技术)处理器SOC设计架构。

背景技术

集成电路行业受到重点扶持。处理器的体系结构是构建处理器的基础，常见的体系结构大多是国外的体系结构，如x86体系结构、ARM体系结构等。应用这些体系结构存在较多的限制，所以需要新型体系结构。新型体系结构技术是自主可控、安全可靠国产处理器的核心，也是难点所在。当前，体系结构技术创新成果较少，需求迫切，有重大的战略地位和广阔的市场空间；与之配套的SOC技术体系，同样具有重要意义。

现有的处理器存在超线程技术，超线程(HT，Hyper-Threading)最早是英特尔研发的一种技术，于2002年发布。超线程技术原先只应用于Xeon处理器中，当时称为“Super-Threading”。通过此技术，英特尔实现了在一个实体CPU中，提供两个逻辑线程。虽然采用超线程技术能够同时执行两个线程，当两个线程同时需要某个资源时，其中一个线程必须让出资源暂时挂起，直到这些资源空闲以后才能继续。因此，超线程的性能并不等于两个CPU的性能。即现有的超线程技术仅仅是模拟出两个处理器，可以处理多线程应用，其性能并没有得到提升。

发明内容

本发明的目的是：发明提供一种适用于CHT技术处理器的SOC架构，发明一种全新的SOC技术体系；针对同构多核系统和异构多核系统都具有兼容性；针对服务器处理器、桌面处理器和移动处理器都具有适用性；满足MCU、DPU、NPU、GPU、CPU等的开发配套需求；满足超低功耗低成本处理器、超大规模高性能处理器、重外设处理器(资源丰富接口完备)和重内核处理器(内核性能极致外部接口扩展)的技术配套需求；对CHT技术处理器设计具有重要指导意义。本发明技术局部适用于传统处理器，对通用处理器设计具有指导意义。

本发明提供CHT技术处理器SOC设计架构，包括：

主处理节点、易失性存储节点、低级协议节点、非易失性存储节点、存储总线矩阵、系统总线矩阵和外部设备节点；所述的主处理节点包括了CPU1核心，所述CPU1核心为CHT技术内核，CPU2、CPUx、CPUn为CHT技术内核或者通用内核，以上CPU1核心、CPU2核心、CPUx核心和CPUn核心都配有一级缓存作为指令和数据缓存。

进一步地，还包括：协处理节点、专用硬件节点和高级协议节点。

进一步地，所述的易失性存储节点包含CHT一致性管理的方案，CHT技术本身支持顺序执行的，用于设定同步二级缓存和DDR的时机；

主存储空间分成不同的固定区域，分别用于CPU存储、GPU存储、NPU存储或者公共区域。

进一步地，所述的低级协议节点当中支持CHT功能端口动态映射技术，包含低速通信协议动态映射管脚输入输出功能，慢速设备通过用户软件设置，映射到任意需求管脚上，所述慢速设备包括UART、I2C或SPI。

进一步地，所述的非易失性存储节点当中CHT非易失存储控制器技术，该技术对非易失性存储器的访问有三种支持模式：

带缓存的处理器，单拍时钟完成取数或者取指；

不带缓存的处理器，单拍时钟完成取数或者取指，低主频；

不带缓存的处理器，多拍时钟完成取数或者取指，高主频。