[发明专利]CHT技术处理器的SOC架构

权利要求书

1.CHT技术处理器SOC设计架构，其特征在于，包括：

主处理节点、易失性存储节点、低级协议节点、非易失性存储节点、存储总线矩阵、系统总线矩阵和外部设备节点；所述的主处理节点包括了CPU1核心，所述CPU1核心为CHT技术内核，CPU2、CPUx、CPUn为CHT技术内核或者通用内核，以上CPU1核心、CPU2核心、CPUx核心和CPUn核心都配有一级缓存作为指令和数据缓存。

2.根据权利要求1所述的CHT技术处理器SOC设计架构，其特征在于，还包括：协处理节点、专用硬件节点和高级协议节点。

3.根据权利要求1所述的CHT技术处理器SOC设计架构，其特征在于，所述的易失性存储节点包含CHT一致性管理的方案，CHT技术本身支持顺序执行的，用于设定同步二级缓存和DDR的时机；

主存储空间分成不同的固定区域，分别用于CPU存储、GPU存储、NPU存储或者公共区域。

4.根据权利要求1所述的CHT技术处理器SOC设计架构，其特征在于，所述的低级协议节点当中支持CHT功能端口动态映射技术，包含低速通信协议动态映射管脚输入输出功能，慢速设备通过用户软件设置，映射到任意需求管脚上，所述慢速设备包括UART、I2C或SPI。

5.根据权利要求1所述的CHT技术处理器SOC设计架构，其特征在于，所述的非易失性存储节点当中CHT非易失存储控制器技术，该技术对非易失性存储器的访问有三种支持模式：

带缓存的处理器，单拍时钟完成取数或者取指；

不带缓存的处理器，单拍时钟完成取数或者取指，低主频；

不带缓存的处理器，多拍时钟完成取数或者取指，高主频。

6.根据权利要求1所述的CHT技术处理器SOC设计架构，其特征在于，所述的存储总线矩阵专用于内部存储器的访问。

7.根据权利要求1所述的CHT技术处理器SOC设计架构，其特征在于，所述的系统总线矩阵支持点对点通信架构。

8.根据权利要求1所述的CHT技术处理器SOC设计架构，其特征在于，还包括电源管理部件，所述的电源管理部件包括调节器、POR、LVR、BOR、监测电路、隔离电路、动态电压调整电路，且分割成多个电压域。

9.根据权利要求1所述的CHT技术处理器SOC设计架构，其特征在于，还包括流程设计部件，所述的流程设计部件包括：

CHT在线调试流程，针对CHT技术处理器在线调试的设计流程，大大减少了Debug体系的硬件资源；

CHT低功耗流程，应对CHT技术处理器低功耗需求的设计流程，使处理器待机电流小于1uA，满足超低功耗领域需求；

CHT可测试行流程，应对CHT技术处理器可测试行设计流程，结合CHT低功耗流程，满足主流电源测试平台的功能和性能需求；

CHT在线编程流程，应对CHT技术处理器在线编程设计流程，结合CHT非易失存储控制器功能实现对非易失存储器的在线编程功能；

CHT模拟校准流程，应对CHT技术处理器模拟校准设计流程；

其中，前四项为同步协议操控，第五项为异步协议操控。

10.根据权利要求1至权利要求9任意一项所述的CHT技术处理器SOC设计架构，其特征在于，所述的CHT技术处理器SOC的最小系统包括如下：

主处理节点包含：CHT技术的CPU1核心；

易失性存储节点包含：SRAM；

低级协议节点包含：GPIO、UART、SPI或I2C；

非易失性存储节点包含：CHT非易失存储控制器、eOTP、eMTP、eFlash或者eEEPROM；

外部设备节点包含：定时器、PWM、重置管理器；

电源管理部件包含：调节器、POR、LVR、BOR、隔离电路；

时钟管理部件包含：OSC；

流程设计部件包含：CHT低功耗流程、CHT在线编程流程、CHT模拟校准流程；

管脚映射部件包含：通用IO口。