[发明专利]封装基板的制备方法

说明书

本发明提供一种封装基板的制备方法，通过在CAM资料中的待镀掩膜图形中增设辅助镀铜区，所述辅助镀铜区用于扩大电镀时的电镀面积，有效提升了生成的电镀金属层的膜厚均匀性；并且所述辅助镀铜区与所述覆铜区存在的间隔大于等于制程关键尺寸，刻蚀去辅助铜时不会对主铜的连接线路产生影响，最终使得主铜的连接线路是基于改良型半加成法制作形成，保证了主铜的连接线路的线条精度。

技术领域

本发明属于半导体集成电路技术领域，涉及一种封装基板的制备方法。

背景技术

目前，IC封装基板等产品朝着高密度、细线路、小孔径的方向发展，从而对电镀铜厚的均匀性提出越来越高的要求。

目前，客户对于电镀铜厚的要求越来越严格，要求同一片板不同图形之间的铜厚(线路、焊盘PAD、大铜面)极差≤4μm，这对于改良型半加成方法(modified semi-additiveprocess，简称mSAP)制作的图形电镀产品是非常大的挑战。因此，急需提升封装基板产品的电镀铜厚均匀性。

在封装基板的电镀工艺中，因制程设备能力及工艺限制，设备的电流密度需要大于一定值，电流密度一定，电镀面积越大越容易控制电镀铜厚的均匀性，但是封装基板设计时，为了满足线宽及功能设计的需求，封装基板的表面只有部分区域需要电镀铜，镀铜区域的面积与封装基板表面的面积比例小于设定值，就会使得镀铜工艺控制均匀性变得困难。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种封装基板的制备方法，用于解决现有技术中封装基板在制备中所面临的电镀铜层膜厚均匀性差的制备问题。

为实现上述目的及其他相关目的，本发明提供一种封装基板的制备方法，包括以下步骤：

S1)提供一芯板结构；

S2)判断当前图形电镀工序CAM资料中待镀掩膜图形的残铜率，并在所述残铜率小于设定值时，于所述待镀掩膜图形中的空旷区域增设辅助镀铜区以得到更新的待镀掩膜图形，同时，基于所述辅助镀铜区增设辅助刻蚀掩膜图形，其中，所述辅助镀铜区与覆铜区之间存在一定间隙，所述间隙的尺寸大于等于制程关键尺寸；

S3)于所述芯板结构的至少一个表面形成第一光刻胶层，采用曝光、显影工艺将所述更新的待镀掩膜图形转移至所述第一光刻胶层中以形成第一掩膜层，其中，所述第一掩膜层的开口区域包括所述辅助镀铜区及所述覆铜区；

S4)基于所述第一掩膜层进行电镀形成电镀金属层，并去除所述第一掩膜层，其中，所述电镀金属层形成于所述覆铜区的部分为主铜，形成于所述辅助镀铜区的部分为辅助铜；

S5)于所述电镀金属层的表面形成第二光刻胶层，采用曝光、显影工艺将所述辅助刻蚀掩膜图形转移至所述第二光刻胶层中以形成第二掩膜层，其中，所述第二掩膜层的开口至少暴露出所述辅助铜；

S6)基于所述第二掩膜层刻蚀去除所述辅助铜，并去除所述第二掩膜层。

可选地，步骤S2)于步骤S1)之前执行。

可选地，至少一次重复执行S1)～S6)。

可选地，每次执行完S6)后，还包括：执行AOI检查的步骤。

可选地，所述芯板结构包括芯板、形成于所述芯板至少一个表面的层压介电层、形成于所述层压介电层表面的层压金属层及形成于所述层压金属层表面的金属种子层；其中，所述层压介电层中至少形成有互联孔。

可选地，芯板介电层、形成于所述芯板介电层相对两表面的图形化芯板互联层及贯穿所述芯板介电层及所述图形化芯板互联层的芯板层通孔。

可选地，在去除所述第二掩膜层的步骤后，还包括执行闪蚀工艺的步骤。

可选地，使用垂直连续电镀线设备电镀形成所述电镀金属层，其中，电流密度介于0.1ASD～10ASD。