[发明专利]存储器电路架构、芯片、电子设备

权利要求书

1.一种存储器电路架构，其特征在于，所述电路架构包括：控制电路模块、字线驱动电路模块、存储单元模块、运算电路模块；

所述存储单元模块包括多个存储单元，所述多个存储单元包括数据存储单元和权重存储单元；

所述运算电路模块，用于读取所述数据存储单元及权重存储单元中的数据，并对读出的数据进行逻辑运算；

所述字线驱动电路模块，用于为所述存储单元的字线提供驱动信号；

所述控制电路模块，用于为所述存储器电路架构中其它模块提供时序控制信号及地址信号。

2.根据权利要求1所述的存储器电路架构，其特征在于，所述存储单元包括：标准6TSRAM单元、第一读端口单元、第二读端口单元；

所述标准6T SRAM单元具有第一存储节点和第二存储节点；

所述第一读端口单元，用于读取所述第一存储节点；

所述第二读端口单元，用于读取所述第二存储节点。

3.根据权利要求2所述的存储器电路架构，其特征在于，

所述第一读端口单元包括：第一NMOS管和第二NMOS管，第一NMOS管的源极接低电平，第一NMOS管的栅极与所述第二存储节点连接，第一NMOS管的漏极与第二NMOS管的源极连接，并且连接点作为第一读取节点，第二NMOS管的栅极输入第二读信号(RWLR)、第二NMOS管的漏极与第二读位线(RBLR)相连；

所述第二读端口单元包括：第三NMOS管和第四NMOS管，第三NMOS管的源极接低电平，第三NMOS管的栅极与所述第一存储节点连接，第三NMOS管的漏极与第四NMOS管的源极连接，并且连接点作为第二读取节点，第四NMOS管的栅极输入第一读信号(RWLL)、第四NMOS管的漏极与第一读位线(RBLL)相连。

4.根据权利要求3所述的存储器电路架构，其特征在于，所述运算电路模块，具体用于实现“与”逻辑运算、和/或“或非”逻辑运算。

5.根据权利要求4所述的存储器电路架构，其特征在于，所述运算电路模块包括：两输入与非门和一级反向器，所述两输入与非门的一端与所述第一读位线(RBLL)相连，另一端与所述第二读位线(RBLR)相连。

6.根据权利要求1至5任一项所述的存储器电路架构，其特征在于，所述字线驱动电路模块包括偶数组字线驱动电路；每组字线驱动电路包括一个写字线驱动电路和两个读字线驱动电路；所述两个读字线驱动电路分别对应两组相同位宽的读地址，所述写字线驱动电路对应两组读地址共同组成的一组写地址。

7.根据权利要求1至5任一项所述的存储器电路架构，其特征在于，所述控制电路模块包括：时序电路和地址信号处理电路；

所述时序电路，用于输入外部时钟信号，向所述字线驱动电路模块输出字线时钟信号，向所述运算电路模块输出运算时钟信号；

所述地址信号处理电路，用于生成同时选中一个权重存储单元的第一读权重信号和第二读权重信号，以及同时选中一个数据存储单元的第一读数据信号和第二读数据信号。

8.根据权利要求7所述的存储器电路架构，其特征在于，在运算模式下，同时开启所述第一读权重信号和所述第一读数据信号、或者同时开启所述第二读权重信号和所述第二读数据信号。

9.一种芯片，其特征在于，包括如权利要求1至8任一项所述的存储器电路架构。

10.一种电子设备，其特征在于，包括如权利要求1至8任一项所述的存储器电路架构。