[发明专利]一种芯片扫描测试电路及芯片

说明书

本发明公开了一种芯片扫描测试电路及芯片，其中一种芯片扫描测试电路包括：至少一个高频逻辑模块以及至少一个低频逻辑模块；至少一个时钟控制器；第一时钟输入端，用于接收外部测试时钟信号；选择模块，选择模块的第一输入端与时钟控制器连接，选择模块第二输入端与第一时钟输入端连接，选择模块的输出端分别与高频逻辑模块以及低频逻辑模块连接；模式控制端，与选择模块的受控端连接。以此，通过选择模块控制输出的时钟信号，使得低频逻辑模块无需连接在时钟控制器后亦可以获取测试时钟信号，有利于提高测试覆盖率，同时，无需在低频逻辑模块前插入与其对应的时钟控制器，有利于减少片上时钟控制器数量，节省芯片面积，降低成本。

技术领域

本发明涉及芯片扫描测试领域，特别涉及一种芯片扫描测试电路及芯片。

背景技术

为了检测芯片即集成电路是否存在缺陷，会对芯片进行扫描(SCAN)测试。基于时序单元与故障逻辑模型连接的结构，测试过程大致可分为移位输入阶段以及俘获输出阶段，移位输阶段中对时序单元输入不同的测试向量，俘获输出阶段中获取时序单元输出的结果向量，根据测试向量和结果向量能够获知芯片是否存在缺陷。

在位移输入阶段与俘获输出阶段使用的时钟信号可能不同，按照俘获输出阶段中使用的时钟频率大小可分为慢速(normal scan)测试以及同速(at speed scan)测试，慢速测试通常采用自动化测试设备(ATE)的外部输入时钟信号，同速测试一般采用芯片内部的片上时钟信号，同速测试能够模拟实际工作的时钟频率能够更加准确地反映芯片是否存在缺陷。

参考图3，现有技术中，芯片里的所有测试时钟都经过时钟控制器900(OCCController)进行控制，芯片内所有的待测逻辑模块910都连接在时钟控制器900后，否则不能获取测试时钟，导致芯片内许多小逻辑模块难以处理，降低测试覆盖率。另外，待测逻辑模块900内无论高频逻辑模块还是低频逻辑模块都需要对应一个时钟控制器900，导致时钟控制器900的数量较多，浪费芯片面积，并且成本升高。

发明内容

本发明旨在至少解决现有技术中存在的技术问题之一。为此，本发明提出一种芯片扫描测试电路及芯片，其能够提高测试覆盖率、节省芯片面积并且降低成本。

根据本发明第一方面实施例的一种芯片扫描测试电路，包括：至少一个高频逻辑模块以及至少一个低频逻辑模块；至少一个时钟控制器；第一时钟输入端，用于接收外部测试时钟信号；选择模块，所述选择模块的第一输入端与所述时钟控制器连接，所述选择模块第二输入端与所述第一时钟输入端连接，所述选择模块的输出端分别与所述高频逻辑模块以及所述低频逻辑模块连接；模式控制端，与所述选择模块的受控端连接。

根据本发明实施例的一种芯片扫描测试电路，至少具有如下有益效果：第一时钟输入端可以获取外部测试时钟信号，在需要进行慢速测试时，通过控制模式控制端的电平，令选择模块选择从第二输入端输入的外部慢速测试时钟信号输出至高频逻辑模块以及低频逻辑模块，以对高频逻辑模块以及低频逻辑模块进行慢速测试。在需要进行同速测试时，模式控制端的电平改变，使得选择模块选择从第一输入端子输入的时钟信号，即时钟控制器产生的同速测试时钟信号输出至高频逻辑模块，实现对高频逻辑模块进行同速测试，同速测试时钟信号无需输出至低频逻辑模块。通过改变模式控制端的电平，即可选择慢速测试模式或同速测试模式。以此，通过选择模块控制输出至高频逻辑模块以及低频逻辑模块的时钟信号，使得低频逻辑模块无需连接在时钟控制器后亦可以获取测试时钟信号，有利于提高测试覆盖率，同时，无需在低频逻辑模块前插入与其对应的时钟控制器，有利于减少片上时钟控制器数量，节省芯片面积，降低成本。

根据本发明的一些实施例，还包括晶振时钟输入端以及第二时钟输入端，所述时钟控制器的第一输入端与所述晶振时钟输入端连接，所述时钟控制器的第二输入端与所述第二时钟输入端连接。

根据本发明的一些实施例，还包括晶振时钟输入端，所述时钟控制器的第一输入端与所述晶振时钟输入端连接，所述时钟控制器的第二输入端与所述第一时钟输入端连接。