[发明专利]半导体封装测试装置

说明书

本发明涉及半导体封装测试装置，当测试半导体封装时，由测试器施加的测试信号将施加到下部插口、下部封装、上部插口及上部封装，在本发明中，可通过去除配置在现有上部插口组件的第二检查用电路板并在上部插口与上部封装之间设置具有真空空间部的非弹性绝缘片来确保上部插口组件内的真空管线，以使从真空发生装置产生的真空压力顺畅地施加到真空拾取器，即使不使用现有第二检查用电路板，也可同时确认下部封装是否处于正常状态及在与上部封装相结合的状态下是否正常工作，可大幅缩短上部封装与下部封装之间的信号传输路径长度来防止在高速信号传输过程中发生的信号延迟和失真，可对高速工作的半导体封装进行精密测试。

技术领域

本发明涉及半导体封装测试装置，更详细地，涉及用于检查由下部封装和上部封装上下层叠而成的封装体叠层型(POP)半导体封装是否正常工作的半导体封装测试装置。

背景技术

通常，半导体封装由微细的电子电路以高密度集成而成，在制造工序中，将进行判断各个电子电路是否正常的相关测试工序。测试工序是指通过测试半导体封装是否正常工作来筛选出优质品及残次品的工序。

在半导体封装的测试过程中，将用到使半导体封装的端子与用于施加测试信号的测试器电连接的测试装置。测试装置根据作为测试对象的半导体封装的种类具有多种结构。

最近，随着可最大限度地减小部件尺寸且快速实现信号传输的封装体叠层型(POP)半导体封装的使用增加，对用于测试这种半导体封装的测试装置的需求也逐渐增加。

封装体叠层方式是指将具备不同功能的封装依次层叠在一个封装上(层叠型)。

由于封装体叠层方式可最大限度地减少连接配线的长度，因此，可最大限度地减少二维排列时所发生的信号延迟、阻抗失配等的损失，而且，空间上使用垂直方向，因此，可最大限度地增加单位面积的安装面积来实现大容量、超小型部件。

图1为示出用于测试封装体叠层型半导体封装的现有测试装置的图，图2为示出现有测试装置的工作的图。

如图1及图2所示，现有的测试装置1包括：推动器50，可从驱动部(DP)90接收动力来上下移动，在内部形成有真空空间(真空区域)；上部封装40，安装在推动器50内；第二检查用电路板20，安装有上部封装40；上部插口70，与第二检查用电路板20的下部相结合；真空拾取器71，配置在上部插口70的下部，以可真空吸附下部封装10；以及下部插口60，安装在第一检查用电路板(测试器)30(在本说明书中，将检查用电路板表示为测试器)。

上部插口组件TSA包括：推动器50；上部封装40，安装在推动器50内；第二检查用电路板20，安装有上部封装40；上部插口70，与第二检查用电路板20的下部相联接；以及真空拾取器71，配置在上部插口70的下部。

上部封装40在下部设置有端子41，由作为优质品预先筛选的封装构成，由可用于检查下部封装10是否正常工作的Golden Device构成，下部封装10可以为设置有下部端子11和上部端子(未图示)的受检设备。

上部插口70和下部插口60分别包括第二导电部73及第一导电部61，多个导电粒子沿着厚度方向排列形成在弹性绝缘物质内。

下部插口60安装在第一检查用电路板(测试器)30上，在下部插口60的上部面设置有下部封装10，其下部封装10的上部面与上部插口70相联接，使得由测试器30施加的检查电流经过下部封装10并通过第二检查用电路板20施加到上部封装40来执行电测试。在图1及图2中，附图标记11表示端子，附图标记80表示引导外壳。

在现有的测试装置1中，需要使从真空发生装置VG产生的真空压力传递到真空拾取器71来吸附下部封装10并使其向下部插口60施加压力，因此，推动器50的内部空间应维持真空状态，在真空发生装置VG与真空拾取器71之间应形成有真空管线VL。