[发明专利]一种结构紧凑的CLEFIA算法加密电路

说明书

本发明公开了一种结构紧凑的CLEFIA算法加密电路，包括：数据流控制单元、常数运算单元、密钥扩展单元和GFN_4,r集成单元，其中，数据流控制单元的输出端分别与常数运算单元、密钥扩展单元和GFN_4,r集成单元的输入端连接，常数运算单元的输出端分别与密钥扩展单元和GFN_4,r集成单元连接，密钥扩展单元的输出端与GFN_4,r集成单元的输入端连接，GFN_4,r集成单元根据数据流控制单元输出的控制信号先后计算L与密文，最终完成整个加密过程。本发明能减少电路结构中的冗余部分和实现资源共享，从而能减少硬件资源消耗，使其适用于资源受限的物联网设备。

技术领域

本发明涉及加密芯片领域，更具体涉及一种结构紧凑的CLEFIA算法加密电路。

背景技术

物联网设备数量的快速增长和边缘计算的发展在给日常生活带来便利的同时也带来了数据安全性问题。然而，大量物联网设备部署在依赖于小型电池供电的受限环境中，如何在保障数据安全的同时减小硬件开销成为目前物联网发展迫切需要解决的问题之一。数据安全最核心方法是使用密码算法进行数据加密来保障数据的机密性。

传统的加密算法电路实现如高级加密标准AES存在硬件开销较大的问题，难以有效部署在资源较为受限的环境中。日本索尼公司2007年提出了CLEFIA分组加密算法，但是传统的CLEFIA加密算法结构冗余复杂，不利于在物联网场景中广泛应用。

发明内容

本发明是为了解决上述现有技术存在的不足之处，提出一种结构紧凑的CLEFIA算法加密电路，以期能减少电路结构中的冗余部分和实现资源共享，从而能减少硬件资源消耗，使其适用于资源受限的物联网设备。

本发明为达到上述发明目的，采用如下技术方案：

本发明一种结构紧凑的CLEFIA算法加密电路的特点在于，包括：数据流控制单元、常数运算单元、密钥扩展单元以及GFN_4,r集成单元；

所述数据流控制单元接收外部输入的时钟信号、复位信号和电路运行信号，并在电路运行信号有效时，将自身的电路忙信号拉高并发送给所述常数运算单元；所述数据流控制单元内部的计数器开始计数，并产生计数器低位信号分别发送给所述常数运算单元和GFN_4,r集成单元，同时产生状态信号并分别发送给所述密钥扩展单元和GFN_4,r集成单元；

所述常数运算单元接收所述时钟信号、所述复位信号和所述电路运行信号以及所述电路忙信号和所述计数器低位信号，并向所述密钥扩展单元和GFN_4,r集成单元分别输出一组常数；

所述GFN_4,r集成单元接收外部输入的明文、所述时钟信号、所述复位信号、所述密钥、所述计数器低位信号、所述状态信号和一组常数，并生成信号L[127:0]后发送给所述密钥扩展单元；

所述密钥扩展单元接收外部输入的密钥、所述时钟信号、复位信号、所述状态信号、一组常数以及所述信号L[127:0]，并生成白密钥和轮密钥一起发送给所述GFN_4,r集成单元；

所述GFN_4,r集成单元根据所述白密钥和轮密钥，并生成密文C[127:0]后输出，同时，所述数据流控制单元产生加密完成信号。

本发明所述的一种结构紧凑的CLEFIA算法加密电路的特点也在于，所述数据流控制单元包括：加法器、计数器、第一比较器、第二比较器、第一触发器至第三触发器、第一多路选择器至第六多路选择器；