[发明专利]一种结构紧凑的CLEFIA算法加密电路

权利要求书

1.一种结构紧凑的CLEFIA算法加密电路，其特征在于，包括：数据流控制单元、常数运算单元、密钥扩展单元以及GFN_4,r集成单元；

所述数据流控制单元接收外部输入的时钟信号、复位信号和电路运行信号，并在电路运行信号有效时，将自身的电路忙信号拉高并发送给所述常数运算单元；所述数据流控制单元内部的计数器开始计数，并产生计数器低位信号分别发送给所述常数运算单元和GFN_4,r集成单元，同时产生状态信号并分别发送给所述密钥扩展单元和GFN_4,r集成单元；

所述常数运算单元接收所述时钟信号、所述复位信号和所述电路运行信号以及所述电路忙信号和所述计数器低位信号，并向所述密钥扩展单元和GFN_4,r集成单元分别输出一组常数；

所述GFN_4,r集成单元接收外部输入的明文、所述时钟信号、所述复位信号、所述密钥、所述计数器低位信号、所述状态信号和一组常数，并生成信号L[127:0]后发送给所述密钥扩展单元；

所述密钥扩展单元接收外部输入的密钥、所述时钟信号、复位信号、所述状态信号、一组常数以及所述信号L[127:0]，并生成白密钥和轮密钥一起发送给所述GFN_4,r集成单元；

所述GFN_4,r集成单元根据所述白密钥和轮密钥，并生成密文C[127:0]后输出，同时，所述数据流控制单元产生加密完成信号。

2.根据权利要求1所述的一种结构紧凑的CLEFIA算法加密电路，其特征在于，所述数据流控制单元包括：加法器、计数器、第一比较器、第二比较器、第一触发器至第三触发器、第一多路选择器至第六多路选择器；

所述加法器接收所述计数器发送的计数值后进行循环加1运算，并得到累加结果后发送给第一多路选择器；所述第一多路选择器在外部输入的电路运行信号为高电平时选择所述加法器输出的累加结果并输出给第二多路选择器；所述第二多路选择器在加密完成信号为低电平时，选择第一多路选择器输出的累加结果并发送给计数器；

所述计数器在电路运行信号有效时开始计数，并将生成的计数值发送给第一比较器，同时将计数值最低位作为所述数据流控制单元的一个输出；

所述第一比较器接收计数器的计数值以及外部输入的预置数A后，产生比较结果并发送给第三多路选择器；所述第三多路选择器在第一比较器输出的比较结果为高电平时，选择预置数“1”进行输出，所述第三多路选择器在第一比较器输出的比较结果为低电平时，选择预置数“0”进行输出，从而将输出结果发送给第一触发器；

所述第一触发器接收外部输入的时钟信号和复位信号，并生成加密完成信号后分别发送给第二多路选择器和第五多路选择器；

所述第四多路选择器在外部输入的电路运行信号为高电平时，选择预置数“1”输出给第五多路选择器；所述第五多路选择器在加密完成信号为低电平时，选择第四多路选择器的输出值并发送给第二触发器；

所述第二触发器接收外部输入的时钟信号、复位信号并输出电路忙信号；

所述第二比较器接收计数器输出的计数值，并与“1”进行比较，得到的结果发送给第六多路选择器；

所述第六多路选择器在第二比较器输出的结果为高电平时，选择外部输入的预置数B输出给第三触发器；

所述第三触发器接收外部输入的时钟信号和复位信号，并根据所述预置数B产生状态信号。