[发明专利]一种芯片三维堆叠封装结构及其制造方法在审

专利信息
申请号: 202210980550.9 申请日: 2022-08-16
公开(公告)号: CN115172330A 公开(公告)日: 2022-10-11
发明(设计)人: 刘燚;殷翔 申请(专利权)人: 华进半导体封装先导技术研发中心有限公司
主分类号: H01L23/538 分类号: H01L23/538;H01L21/768;H01L25/16;H01L23/498;H01L21/60
代理公司: 北京三聚阳光知识产权代理有限公司 11250 代理人: 王锴
地址: 214135 江苏省无锡市新*** 国省代码: 江苏;32
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摘要:
搜索关键词: 一种 芯片 三维 堆叠 封装 结构 及其 制造 方法
【说明书】:

发明提供一种芯片三维堆叠封装结构及其制造方法。芯片三维堆叠封装结构包括:基板;位于基板表面的第一芯片;第一芯片倒装于基板表面;第一芯片具有多个第一互联接脚;位于第一芯片正面的重布线层;位于重布线层背向第一芯片表面的第二芯片;第二芯片正装于重布线层,第二芯片具有多个第二互联接脚,第二互联接脚通过重布线层连接第一芯片的第一互联接脚;第一芯片还具有多个引出接脚,引出接脚通过重布线层引出至重布线层背向第一芯片一侧表面,并进一步互联连接至基板。

技术领域

本发明涉及芯片封装技术领域,具体涉及一种芯片三维堆叠封装结构及其制造方法。

背景技术

传统芯片封装大多采用平铺的方式在基板表面将芯片与元器件互联,芯片与表面贴装元器件平铺排列,导致受贴片工艺和布线的限制,封装尺寸大,系统集成度低,基板设计复杂,走线路程长,线路损耗大。这样难以满足芯片封装领域小型化、高集成度、低损耗、高芯片功率的发展需求。

发明内容

本发明提供一种芯片三维堆叠封装结构及其制造方法,以缩短器件间走线路程,降低线路损耗,提高芯片封装结构的集成度。

本发明提供一种芯片三维堆叠封装结构,包括:基板;位于基板表面的第一芯片;第一芯片倒装于基板表面;第一芯片具有多个第一互联接脚;位于第一芯片正面的重布线层;位于重布线层背向第一芯片表面的第二芯片;第二芯片正装于重布线层,第二芯片具有多个第二互联接脚,第二互联接脚通过重布线层连接第一芯片的第一互联接脚;第一芯片还具有多个引出接脚,引出接脚通过重布线层引出至重布线层背向第一芯片一侧表面,并进一步互联连接至基板。

可选的,引出接脚通过重布线层引出至重布线层背向第一芯片一侧表面,并进一步通过键合线互联连接至基板。

可选的,重布线层包括重叠设置的多层绝缘介质层,以及多层金属互联层;各金属互联层分别与各绝缘介质层同层设置。

可选的,引出接脚引出至重布线层背向第一芯片的表面的位置,位于第一互联接脚引出至重布线层背向第一芯片的表面的位置的外侧。

可选的,重布线层表面还设置有表面贴装元器件,表面贴装元器件通过重布线层互联连接第一芯片的互联接脚。

可选的,表面贴装元器件的水平位置位于第二芯片和引出接脚引出至重布线层背向第一芯片的表面的位置之间。

可选的,芯片三维堆叠封装结构还包括:封装层;封装层设置于基板表面,封装层包覆第一芯片、第二芯片、表面贴装元器件以及键合线;金属球;金属球设置于基板背向第一芯片一侧的表面,金属球通过基板中的金属层电连接键合线。

本发明还提供一种芯片三维堆叠封装结构的封装方法,包括以下步骤:提供第一芯片,第一芯片具有多个互联接脚;形成重布线层,在第一芯片正面形成重布线层;贴装第二芯片,在重布线层背向第一芯片一侧表面正装贴装第二芯片;第二芯片具有多个第二互联接脚,第二互联接脚通过重布线层连接第一芯片的第一互联接脚;键合至基板,将第一芯片-重布线层-第二芯片的互联结构,贴于基板表面;第一芯片背面贴装于基板;第一芯片还具有多个引出接脚,引出接脚通过重布线层引出至重布线层背向第一芯片一侧表面,并进一步互联连接至基板。

可选的,芯片三维堆叠封装结构的封装方法还包括以下步骤:贴装表面贴装元器件,在第二芯片贴装于重布线层之后,将表面贴装元器件贴装于重布线层背向第一芯片一侧表面;表面贴装元器件通过重布线层互联连接第一芯片的互联接脚。

可选的,芯片三维堆叠封装结构的封装方法还包括以下步骤:形成封装层,封装层形成于基板表面,封装层包覆第一芯片、第二芯片、表面贴装元器件以及键合线;金属植球,在基板背向第一芯片一侧的表面形成金属球,金属球通过基板中的金属层电连接键合线。

本发明的有益效果在于:

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