[发明专利]一种栅驱动电路的高压隔离环结构

说明书

本发明提供一种栅驱动电路的高压隔离环结构，包括高压场效应管、高耐压隔离环及两者之间的高压过渡区连接形成的闭环结构；闭环结构内部为高端电压区域，外部为低端电压区域；插入在高压场效应管和高端电压区域之间的P型屏蔽隔离环；嵌套在P型屏蔽隔离环上的自屏蔽隔离环；形成于P型屏蔽隔离环间的高压互连寄生电阻区，调节自屏蔽隔离环嵌入在P型屏蔽隔离环的位置以及两根P型屏蔽隔离环的间距可以调整高压互连寄生电阻区的寄生N‑epi电阻。本发明在高压场效应管和高端电压区域之间用P型屏蔽隔离环来实现两者完全隔离，然后在P型屏蔽隔离环上嵌套自屏蔽隔离环，实现部分区域全屏蔽隔离、部分区域自屏蔽隔离的半自屏蔽隔离结构。

技术领域

本发明涉及集成电路制造技术领域，具体涉及一种栅驱动电路的高压隔离环结构。

背景技术

在高压集成电路设计中，一种需要高端电压电路和低端电压电路同时兼容在同一芯片电路上的半桥驱动电路应用中，具有高端电压区域High-side和低端电压区域Low-side。参考图1，图1显示为现有技术中的高压自屏蔽横截面结构示意图。高压自屏蔽结构由三种耐压结构组成：高压场效应管，作为电压平移level shift，高耐压隔离环(HVIR)及两者之间的高压过渡区，彼此相互连接形成闭环结构，闭环内部为高端电压区域，闭环外侧为低端电压区域。高压场效应管由IC内部电路逻辑控制信号来控制开启和关断，以实现低端到高端的电压平移作用。高耐压隔离环环绕整个高端电压电路部分，实现对低端的耐压。高压场效应管和高耐压隔离环(HVIR)两者之间的高压过渡区，实现由高压场效应管到高耐压隔离环结构的耐压过渡。

图2是图1在AA处剖面图。由图2可知，利用HVLDMOS来同时满足隔离环及电路电压平移(level shift)的功能，从现有技术来看，高端电压区域，电源VB与LDMOS的漏极VD之间有电阻及Zener嵌位保护，利用high-side工作时的高压自耗尽效应，形成VB与VD之间的寄生电阻。现有技术中的高压自屏蔽结构中，注入PTOP层以实现寄生电阻，寄生电阻较小导致电源VB到LDMOS的漏极VD间漏电损耗较高。

因此，需要提出一种新的结构来降低漏电损耗。

发明内容

为了解决上述现有技术存在的问题，本发明提供一种栅驱动电路的高压隔离环结构，用以实现通过调整两个P型屏蔽隔离环的距离来增加寄生电阻值，降低VB到VD漏电损耗，满足电路设计需求。

本发明提供一种栅驱动电路的高压隔离环结构，至少包括：

高压场效应管、高压隔离环及两者之间的高压过渡区连接形成的闭环结构；所述闭环结构内部为高端电压区域，外部为低端电压区域；

插入在所述高压场效应管和所述高端电压区域之间的P型屏蔽隔离环；

嵌套在所述P型屏蔽隔离环上的自屏蔽隔离环；

形成于所述P型屏蔽隔离环间的高压互连寄生电阻区，调节所述自屏蔽隔离环嵌入在所述P型屏蔽隔离环的位置以及两根所述P型屏蔽隔离环的间距可以调整所述高压互连寄生电阻区的寄生N-epi电阻。

优选地，所述闭环结构为封闭方形环状，转角处以圆弧处理。

优选地，所述高压场效应管为LDMOS，包括：P型基底、位于所述P型基底上的外延层，靠近所述低端电压区域的所述LDMOS的源极，靠近所述P型屏蔽隔离环的所述LDMOS的漏极以及位于所述源极和漏极之间的栅极。

优选地，在所述LDMOS的源极下方的所述外延层中设有P阱，所述P阱中具有P型重掺杂区和N型重掺杂区；在所述LDMOS源极和漏极之间的外延层表面具有场氧化区，分别连接于栅极和漏极的场板覆盖所述场氧化区的两端，所述场氧化区下方外延层中形成有P型顶部注入层，所述LDMOS部分的漏极下方的所述外延区中设有N型重掺杂区。