[发明专利]一种PHY数据传输系统

说明书

本发明公开了一种PHY数据传输系统，其中，PHY数据传输装置包括:数据接收转发模块、协议处理模块、仲裁控制器、ARM和上位机；所述数据接收转发模块具有一耦接外部设备硬件接口的PHY数据接收器，所述数据接收转发模块还具有一DDR数据发送器，且所述PHY数据接收器接收的数据通过DDR数据发送器发送到协议处理模块中；所述协议处理模块包括：DDR接收器、RAM、FIFO和DMA；其中，DDR为双倍数据速率；RAM为存储器；FIFO为先进先出阵列；DMA为内存访问模块。本发明传输速率可以达到800Mbps，传输速率是目前通过ARM传输到上位机的传输速率的2倍，大大提高了传输效率。

技术领域

本发明涉及一种数据传输技术领域，具体为一种PHY数据传输系统。

背景技术

PHY中文可称之为端口物理层，是一个对OSI模型物理层的共同简称，PHY数据传输最关键的两个因素是传输速度和传输的安全性，例如，参考图1，申请号201610710456.6，发明名称为一种基于M-PHY接口实现的数据传输加密装置的发明专利，通过主控制器、Flash模块、加解密算法模块和USB-KEY模块组成加解密模块，且PC主机将要写入的数据经过加解密模块实现加密后写入UFS主控端UFSHOST连接的UFS设备；加解密模块实现将UFS设备上的加密数据进行解密后传输给PC主机，能够提高M-PHY数据传输的安全性；

目前PHY数据传输在传输速度上还存在着一定缺陷，现有的PHY数据传输接口通过ARM传输到上位机的传输速率只能达到400Mbps，这样的传输速率已经不能满足现阶段人们的需求，基于现状，急需对现有技术进行改革。

发明内容

本发明的目的在于提供一种PHY数据传输系统，以解决上述背景技术中提出的问题。

一方面，本发明提供如下技术方案一种PHY数据传输装置，包括:数据接收转发模块、协议处理模块、仲裁控制器、ARM(处理器)和上位机；

所述数据接收转发模块具有一耦接外部设备硬件接口的PHY数据接收器，且所述数据接收转发模块还具有一DDR数据发送器，所述PHY数据接收器用于接收外部设备发送的数据，且PHY数据接收器接收的数据通过DDR数据发送器发送到协议处理模块中的DDR接收器中；

所述数据接收转发模块与协议处理模块采用并口通信方式，所述数据接收转发模块输出端包括：用于接收信号的ready信号线、用于判断信号是否有效的valid信号线、用于发送数据的data信号线和用于控制上升沿和下降沿的clk时钟信号线；所述ready信号线为高电平有效，当所述ready信号线为高电平时，协议处理模块的DDR接收器准备好接收数据，且只有在ready信号线为高电平的前提下，所述valid信号线为高电平时，DDR数据发送器发送到DDR接收器的数据才有效。

所述协议处理模块包括：DDR接收器、RAM(存储器)、FIFO(先进先出阵列)和DMA(内存访问模块)；

所述DDR仲裁控制器与协议处理模块中的DMA采用AXI协议通信，DDR仲裁控制器与RAM采用SPI协议通信；

在协议处理模块中，所述DDR接收器与FIFO通过信号线fifo_we连接，且所述DDR接收器与RAM之间通过信号线ram_we连接；所述FIFO采用8bits输入32bits输出，且所述FIFO与DMA之间采用AXIS协议通信；

所述FIFO与RAM通过信号线fifo_we和信号线ram_we同步接收DDR数据接收器传输的数据，但是，FIFO与RAM的传输数据不同之处在于：FIFO接收数据后不断的累加并写入到DMA中，而RAM接收数据后以设定的字节数为周期进行更新；

所述DMA和RAM均通过SPI协议与ARM通信，且DMA中具有DMA长度寄存器：DMA_LENGTH_REG、DMA_LENGTH_REG_d1和DMA_LENGTH_REG_d2；且RAM中具有RAM长度寄存器RAM_LENGTH_REG；