[发明专利]半导体装置

说明书

本发明提供一种半导体装置，半导体装置(1)包括形成于半导体层的第一主面的表层部的沟槽栅极构造(6)。在沟槽栅极构造(6)的侧方，在半导体层的第一主面的表层部形成有源区(10)及阱区(11)。阱区(11)相对于源区(10)形成于半导体层的第二主面侧的区域。在阱区(11)中，在沿着沟槽栅极构造(6)的部分形成有沟道。在半导体层中，在沟槽栅极构造(6)及源区(10)之间的区域形成有叠层区域(22)。叠层区域(22)具有形成于半导体层的第一主面的表层部的p型杂质区域(20)及相对于第二导电型杂质区域(20)形成于半导体层的第二主面侧的n型杂质区域(21)。

本发明是申请号为201780007370.X(国际申请号为PCT/JP2017/001245)、发明名称为半导体装置、申请日为2017年1月16日的发明申请的分案申请。

技术领域

本发明涉及半导体装置。

背景技术

作为与负载连接且对该负载提供预定的开关动作的半导体元件，已知有MOSFET(Metal Oxide Semiconductor Field Effect Transistor：金属氧化物半导体场效应晶体管)。专利文献1公开了具备MOSFET的半导体装置的一例。

专利文献1的半导体装置包含：n型的半导体层；形成于半导体层的表层部的p型的阱区；从阱区的周缘隔开间隔形成于阱区的表层部的n型的源区；以及以与阱区的周缘及源区的周缘之间的沟道对置的方式形成于半导体层之上的栅电极。

现有技术文献

专利文献

专利文献1：日本特开2011－159797号公报

发明内容

发明所要解决的课题

若在半导体装置为导通状态时负载短路，则存在施加于该负载的电压作为短路电压施加至半导体装置的情况。该情况下，比较大的短路电流流入半导体装置。其结果，由于因短路电压及短路电流而引起的焦耳热，存在例如在数μ秒～数十μ秒的短时间内，半导体装置损坏的可能性。

从开始流通短路电流到半导体装置损坏之间的时间作为短路耐受量被知晓。可以说，半导体装置损坏前的时间越长，短路耐受量越优异。

若降低形成沟道的阱区的杂质浓度，则能够抑制短路电流。因此，可以认为，因为焦耳热降低，所以短路耐受量提高。但是，在降低了阱区的杂质浓度的情况下，存在因载流子迁移率降低而导通电阻增加的权衡的问题。

因此，本发明的目的在于提供一种能够实现抑制导通电阻的增加且能够实现优异的短路耐受量的半导体装置。

用于解决课题的方案

本发明的第一方案的半导体装置包括：第一导电型的半导体层，其具有第一主面及第二主面；沟槽栅极构造，其包括在上述半导体层的上述第一主面的表层部形成的栅极沟槽及隔着绝缘膜埋设于上述栅极沟槽的栅电极；第一导电型的源区，其在上述沟槽栅极构造的侧方形成于上述半导体层的上述第一主面的表层部；第二导电型的阱区，其在上述沟槽栅极构造的侧方沿着上述沟槽栅极构造相对于上述源区形成在上述半导体层的上述第二主面侧的区域且在沿着上述沟槽栅极构造的部分形成沟道；以及叠层区域，其在上述半导体层形成于上述沟槽栅极构造及上述源区之间的区域，而且具有在上述半导体层的上述第一主面的表层部形成的第二导电型杂质区域及相对于上述第二导电型杂质区域形成在上述半导体层的上述第二主面侧的第一导电型杂质区域。