[发明专利]一种低压超结沟槽MOS器件的制备方法及结构

说明书

本发明涉及一种低压超结沟槽MOS器件的制备方法及结构，涉及半导体技术领域，包括：步骤S1，于衬底上形成外延层；步骤S2，于外延层中形成至少一个柱区；步骤S3，于外延层中形成浮岛；步骤S4，于外延层中形成浅沟槽，且浅沟槽的底部设有硬掩蔽层，浅沟槽的侧壁设有栅氧化层；以及于外延层中形成深沟槽，深沟槽的底部和侧壁设有场氧化层，浅沟槽和深沟槽内形成多晶硅层；步骤S5，于柱区和浮岛的上方形成体区，然后于体区的上方形成注入区；步骤S6，进行介质层的淀积和多个接触孔的刻蚀，进行金属层的淀积和刻蚀。本发明器件的安全工作区更宽，过电流能力更大，栅极电荷及反向恢复电荷更小，特征导通电阻较低。

技术领域

本发明涉及半导体技术领域，尤其涉及一种低压超结的沟槽MOS器件的制备方法及应用该方法制备得到的低压超结沟槽MOS器件的结构。

背景技术

沟槽MOS器件基于电荷平衡技术，使得原有三角形电场发展为类梯形电场，可以在一定掺杂浓度的外延层上实现更高的耐压值，是目前沟槽MOS器件结构的一个重要发展方向；同样地，在引入电荷平衡技术的类体型电场的支持下，可在满足器件耐压要求的同时采用离子掺杂浓度更浓的外延层，继而大幅度降低器件的特征导通电阻Rsp，特征导通电阻是芯片单位面积上的导通电阻，这是衡量功率MOS器件的一项重要指标。

目前电荷平衡技术应用比较广泛的低压沟槽器件结构是分裂栅沟槽MOS器件（Shield Gate Trench MOSFET，SGT MOSFET），其特点是采用深沟槽屏蔽栅结构，实现屏蔽栅厚氧化层和外延层之间的平衡耗尽，实现二维电场的搭建，可以大幅度降低外延层电阻率，实现大幅优化特征导通电阻的目的；同时分裂栅结构的引入大幅度地削减栅极-漏极电容Cgd的接触面积，同时获得很小的米勒级的电容Cgd，使得器件开关过程中具有较短时间的米勒平台过渡，极大地加快了器件的开关速度，降低了开关损耗，非常适合开关式电源应用（SMPS）。但任何事情都有两面性，但面对MOSFET应用在过流保护，短路保护等相关领域，过短的米勒平台，使得dv/dt过大，瞬态功率急速拉升，器件在短路保护关断过程中易发生热电烧毁，限制了器件过流保护领域的安全工作区，因此针对以上问题，有必要设计出一种低特征导通电阻、EMI特性优越的低压超结的沟槽MOS器件的制备方法及结构，同时具有屏蔽栅MOS很低的特征导通电阻和planar MOS较宽的安全工作区，以满足特定应用场景的需要。

发明内容

为了解决以上技术问题，本发明提供了一种低压超结沟槽MOS器件的制备方法及结构。

本发明所解决的技术问题可以采用以下技术方案实现：一种低压超结沟槽MOS器件的制备方法，包括：步骤S1，提供一第一导电类型的衬底，并于所述衬底上形成第一导电类型的外延层；步骤S2，于所述外延层的有源区进行至少一个第二导电类型的柱区的光刻，每一所述柱区按照一第一预设次数注入形成；步骤S3，于所述外延层的外围区进行第二导电类型的浮岛的光刻，所述浮岛按照一第二预设次数注入形成，然后对所述柱区和所述浮岛进行退火；步骤S4，于所述外延层的有源区形成浅沟槽，所述浅沟槽位于所述柱区的两侧，且所述浅沟槽的底部设有一预设厚度的硬掩蔽层，所述浅沟槽的侧壁设有栅氧化层；以及于所述外延层的外围区形成深沟槽，所述深沟槽的底部和侧壁设有场氧化层，所述浅沟槽和所述深沟槽内形成多晶硅层；步骤S5，于所述柱区和所述浮岛的上方进行第二导电类型的体区的自对准注入和退火，然后于所述体区的上方进行第一导电类型的注入区的注入和退火；步骤S6，于器件的上方进行介质层的淀积和多个接触孔的刻蚀，多个所述接触孔自所述介质层的上表面向下延伸至所述体区和靠近所述有源区的第一个所述深沟槽内；随后，进行金属层的淀积和刻蚀。